I. Donnéeën Input Etapp

1. Ob d’Daten, déi am Prozess kritt goufen, komplett sinn (abegraff schematescht Diagramm. BRD Datei, Material Lëscht, PCB Design Spezifikatioun a PCB Design oder Ännerungsfuerderung, Standardiséierungsspezifikatioun a Prozessdesign Spezifikatioun)

2. Gitt sécher datt d’PCB Schabloun aktuell ass

3. Gitt sécher datt d’Positiounskomponente vun der Schabloun korrekt lokaliséiert sinn

4.PCB Design Beschreiwung an PCB Design oder Ufuerderunge änneren, Standardiséierungsfuerderunge si kloer

5. Gitt sécher datt verbueden Geräter a Kabelflächen am Konturdiagram op der PCB Schabloun reflektéiert ginn

6. Vergläicht d’Konturzeechnung fir ze bestätegen datt d’Dimensiounen an Toleranzen, déi op PCB markéiert sinn, richteg sinn, an d’Definitioun vu metalliséierte Lach an netmetaliséiertem Lach ass richteg

7. Nodeems d’Genauegkeet vun der PCB Schabloun bestätegt ass, ass et am beschten d’Strukturdatei ze spären fir ze vermeiden datt se vu Mëssoperatioun geréckelt gëtt

Zweetens, no der Layout Inspektioun Etapp

A. Kontrolléiert Komponenten

8. Bestätegt ob all Apparat Packagen konsequent sinn mat der vereenegt Bibliothéik vun der Firma an ob d’Packéierbibliothéik aktualiséiert gouf (préift déi lafend Resultater mam Viewlog). Wann net, Update Symboler

9, Motherboard a Subboard, Board a Backboard, gitt sécher datt d’Signal entspriechend ass, d’Positioun entsprécht, d’Konnektéierrichtung an d’Seidenbildschirmidentifikatioun ass richteg, an de Subbrett huet Anti-Mëssbrauchmoossnamen, an d’Komponenten op den Ënner-Board an de Motherboard sollen net stéieren

10. Ob d’Komponente 100% plazéiert sinn

11. Maacht Plaz gebonnen fir d’TOP a BOTTOM Schichten vum Apparat fir ze kucken ob DRC verursaacht duerch Iwwerlappung erlaabt ass

12. Ob de Markpunkt genuch an néideg ass

13. Heavy Komponente solle no beim PCB Supportpunkt oder Support Säit gesat ginn fir d’Wrack vum PCB ze reduzéieren

14. Et ass am beschten déi strukturrelatéiert Apparater ze spären nodeems se arrangéiert sinn fir ze vermeiden datt d’Misoperatioun d’Positioun beweegt

15. Bannent 5mm ronderëm de Crimping Socket ass d’Front Säit net erlaabt Komponenten ze hunn deenen hir Héicht d’Héicht vun der Crimping Socket iwwerschratt ass, an d’Réck Säit ass net erlaabt Komponenten oder Lötverbindungen ze hunn

16. Bestätegt ob den Apparat Layout den technologeschen Ufuerderunge entsprécht (fokusséiert op BGA, PLCC a Patch Socket)

17, Metallschuelkomponenten, gitt besonnesch Opmierksamkeet fir net mat anere Komponenten ze kollidéieren, fir genuch Plaz ze verloossen

18. Interface-verbonne Komponente solle no beim Interface gesat ginn, an de Backplane Buschauffer sollt no beim Backplane Connector gesat ginn

19. Ob den CHIP -Apparat op der Welle -Lötfläche an e Welle -Lötpaket ëmgewandelt gouf,

20. Ob et méi wéi 50 manuell Lötverbindunge sinn

21. Horizontal Montéierung sollt ugesi ginn fir axial Montéierung vu méi héije Komponenten op PCB. Loosst Raum fir ze schlofen. A betruecht de fixe Modus, sou wéi kristall fixéiert Pad

22. Gitt sécher datt et genuch Abstand tëscht den Apparater ass, déi de Kühlschrank an aner Apparater benotzen, an oppassen op d’Héicht vun den Haaptapparaten am Kühlschrankbereich

B. Funktionskontroll

23. Ob de Layout vum Digital Circuit an den Analog Circuit Komponenten vum Digital-Analog Hybrid Board getrennt ass, an ob de Signalfloss raisonnabel ass

24, A/D Konverter ginn iwwer analog Partitionen gesat.

25, Auer Apparat Layout ass raisonnabel

26. Ob de Layout vun Héichgeschwindeg Signalapparater raisonnabel ass

27, ob den Terminalapparat richteg geluecht gouf (Quell passende Serieresistenz sollt um Signal Drive Enn gesat ginn; Déi mëttlerweil passende Stringwiderstand gëtt an der Mëtt Positioun gesat; Terminal passende Serie Resistenz sollt um Empfangs Enn vum Signal gesat ginn)

28. Ob d’Zuel an d’Location vun de Kupplungskondensatoren vun IC Apparater raisonnabel sinn

29. Signallinnen huelen Fligeren vu verschiddenen Niveauen als Referenzfligeren. Beim Kräizung vun der Regioun gedeelt duerch Fligeren, ob d’Verbindungskapazitéit tëscht de Referenzfligeren no bei der Signal Routing Regioun ass.

30. Ob de Layout vum Schutzkrees raisonnabel a gefördert fir d’Segmentéierung ass

31. Ob d’Sicherung vun der Energieversuergung vum Board an der Géigend vum Connector gesat gëtt an et gëtt kee Circuitkomponent virun

32. Bestätegt datt e staarkt Signal a schwaach Signal (Kraaftdifferenz 30dB) Kreesser getrennt arrangéiert sinn

33. Ob Apparater déi EMC Experimenter beaflosse kënnen no Designrichtlinnen oder Referenz op erfollegräich Erfarunge gesat ginn. Zum Beispill: de Reset Circuit vum Panel sollt liicht no beim Reset Knäppchen sinn

C. Féiwer

34, fir Hëtztempfindlech Komponenten (inklusiv flësseger mëttlerer Kapazitanz, Kristallvibratioun) sou wäit wéi méiglech vun héich-Kraaft Komponenten, Heizkierper an aner Hëtztquellen

35. Ob de Layout den Ufuerderunge vum thermeschen Design an Hëtztofléisungskanäl entsprécht (geméiss de Prozessdesigndokumenter)

D. d’Kraaft

36. Préift ob d’IC ​​Stroumversuergung ze wäit vum IC ass

37. Ob de Layout vum LDO an Ëmgéigend Circuit raisonnabel ass

38. Ass de Circuit Layout ronderëm de Modul Energieversuergung raisonnabel

39. Ass de Gesamtlayout vun der Energieversuergung raisonnabel

E. Regel Astellunge

40. Préift ob all Simulatiounsbeschränkungen korrekt an de Constraint Manager bäigefüügt goufen

41. Sinn kierperlech an elektresch Reegele richteg gesat (Notizbeschränkungen fir Netzwierk a Buedemnetz gesat)

42. Ob d’Distanz tëscht Test Via an Test Pin genuch ass

43. Ob d’Dicke vun der Laminatioun an dem Schema den Design a Veraarbechtungsfuerderunge gerecht ginn

44. Ob d’Impedanz vun all Differenzallinnen mat charakteristesche Impedanzfuerderunge berechent a kontrolléiert gouf duerch Reegelen