Kasvava monimutkaisuus PCB design considerations, such as clock, cross talk, impedance, detection, and manufacturing processes, often forces designers to repeat a lot of layout, verification, and maintenance work. Parametrien rajoitusten editori koodaa nämä parametrit kaavoiksi, jotta suunnittelijat voivat paremmin käsitellä näitä joskus ristiriitaisia ​​parametreja suunnittelun ja tuotannon aikana.

Viime vuosina piirilevyjen asettelu- ja reititysvaatimuksista on tullut monimutkaisempia, ja integroitujen piirien transistorien määrä on kasvanut Mooren lain ennustamana, mikä nopeuttaa laitteita ja lyhentää pulssia nousuaikana sekä lisää nastojen määrää – usein 500-2,000. Kaikki tämä luo tiheyttä, kelloa ja ylikuulumisongelmia piirilevyä suunniteltaessa.

Muutama vuosi sitten useimmilla PCBS: llä oli vain kourallinen “kriittisiä” solmuja (Nets), jotka yleensä määriteltiin rajoituksiksi impedanssille, pituudelle ja välykselle. Piirilevyjen suunnittelijat reitittävät nämä reitit manuaalisesti ja käyttävät sitten ohjelmistoa koko piirin laajamittaisen reitityksen automatisoimiseksi. Nykypäivän PCBS: ssä on usein 5,000 tai enemmän solmuja, joista yli 50% on kriittisiä. Due to the time to market pressure, manual wiring is not possible at this point. Moreover, not only has the number of critical nodes increased, but the constraints on each node have also increased.

These constraints are mainly due to the correlation parameters and design requirements of more and more complex, for example, the two linear interval may depend on an and node voltage and circuit board materials are related functions, digital IC rise time decreases of high speed and low clock speed can influence the design, due to pulse faster and to establish and maintain a shorter time, In addition, as an important part of the total delay of high-speed circuit design, interconnect delay is also very important for low-speed design.

Osa näistä ongelmista olisi helpompi ratkaista, jos levyt olisivat suurempia, mutta suunta on päinvastainen. Yhteenliittämisviiveen ja suuritiheyksisen paketin vaatimusten vuoksi piirilevy pienenee ja pienenee, joten suuren tiheyden piirisuunnittelu tulee näkyviin ja miniatyyrisuunnittelusääntöjä on noudatettava. Reduced rise times combined with these miniaturized design rules make crosstalk noise an increasingly prominent problem, and ball grid arrays and other high-density packages themselves exacerbate crosstalk, switching noise, and ground bounce.

Kiinteät rajoitukset

Perinteinen lähestymistapa näihin ongelmiin on muuttaa sähkö- ja prosessivaatimukset kiinteiksi rajoiteparametreiksi kokemuksen, oletusarvojen, numerotaulukoiden tai laskentamenetelmien perusteella. Esimerkiksi piirin suunnittelija voi ensin määrittää nimellisimpedanssin ja “arvioida” nimellisviivan leveyden halutun impedanssin saavuttamiseksi lopullisten prosessivaatimusten perusteella tai käyttää laskentataulukkoa tai aritmeettista ohjelmaa häiriöiden testaamiseksi ja sitten työskentelemiseksi poista pituusrajoitukset.

This approach typically requires a set of empirical data to be designed as a basic guideline for PCB designers so that they can leverage this data when designing with automatic layout and routing tools. Tämän lähestymistavan ongelma on se, että empiiriset tiedot ovat yleinen periaate, ja useimmiten ne ovat oikein, mutta joskus ne eivät toimi tai johtavat vääriin tuloksiin.

Käytämme yllä olevaa esimerkkiä impedanssin määrittämisestä nähdäksesi tämän menetelmän aiheuttaman virheen. Impedanssiin liittyviä tekijöitä ovat kartonkimateriaalin dielektriset ominaisuudet, kuparikalvon korkeus, kerrosten ja maa/tehokerroksen välinen etäisyys sekä viivan leveys. Koska kolme ensimmäistä parametria määritetään yleensä tuotantoprosessin avulla, suunnittelijat käyttävät yleensä viivan leveyttä impedanssin säätämiseen. Since the distance from each line layer to the ground or power layer is different, it is clearly a mistake to use the same empirical data for each layer. This is compounded by the fact that the manufacturing process or circuit board characteristics used during development can change at any time.

Suurimman osan ajasta nämä ongelmat paljastetaan prototyyppien valmistusvaiheessa, yleensä ongelman selvittäminen piirilevyn korjauksen tai uudelleensuunnittelun avulla. Tämän kustannukset ovat korkeat, ja korjaukset aiheuttavat usein lisäongelmia, jotka vaativat lisää virheenkorjausta, ja tulojen menetys viivästyneen markkinoille tulon ajan ylittää paljon virheenkorjauskustannukset.Almost every electronics manufacturer faces this problem, which ultimately boils down to the inability of traditional PCB design software to keep up with the realities of current electrical performance requirements. It is not as simple as empirical data on mechanical design.

Mitä voidaan käyttää rajoittamaan piirilevyjen suunnittelua?

Ratkaisu: Parametroi rajoitukset

Tällä hetkellä suunnitteluohjelmistojen valmistajat yrittävät ratkaista tämän ongelman lisäämällä rajoituksiin parametreja. Tämän lähestymistavan edistynein osa on kyky määrittää mekaanisia eritelmiä, jotka heijastavat täysin erilaisia ​​sisäisiä sähköisiä ominaisuuksia. Kun nämä on sisällytetty piirilevyn suunnitteluun, suunnitteluohjelmisto voi käyttää näitä tietoja hallitakseen automaattista asettelua ja reititystyökalua.

When the subsequent production process changes, there is no need to redesign. The designers simply update the process characteristic parameters, and the relevant constraints can be changed automatically. Suunnittelija voi sitten suorittaa DRC: n (Design Rule Check) määrittääkseen, rikkooko uusi prosessi muita suunnittelusääntöjä, ja selvittää, mitä suunnittelun näkökohtia tulisi muuttaa kaikkien virheiden korjaamiseksi.

Rajoituksia voidaan syöttää matemaattisten lausekkeiden muodossa, mukaan lukien vakioita, erilaisia ​​operaattoreita, vektoreita ja muita suunnittelurajoituksia, mikä tarjoaa suunnittelijoille parametrisoidun sääntöpohjaisen järjestelmän. Constraints can even be entered as look-up tables, stored in a design file on a PCB or schematic. Piirilevyjen johdotus, kuparifolioalueen sijainti ja asettelutyökalut noudattavat näiden olosuhteiden aiheuttamia rajoituksia, ja Kongon demokraattinen tasavalta varmistaa, että koko rakenne noudattaa näitä rajoituksia, mukaan lukien viivan leveys, väli ja tilavaatimukset, kuten alue- ja korkeusrajoitukset.

Hierarkkinen hallinta

Yksi parametroitujen rajoitusten tärkeimmistä eduista on, että ne voidaan luokitella. Esimerkiksi yleistä viivanleveyssääntöä voidaan käyttää suunnittelun rajoituksena koko suunnittelussa. Tietyt alueet tai solmut eivät tietenkään voi kopioida tätä periaatetta, joten ylemmän tason rajoitus voidaan ohittaa ja alemman tason rajoitus hierarkkisessa suunnittelussa voidaan hyväksyä. Parametrinen rajoitusten ratkaisija, ACCEL Technologiesin rajoitusten muokkaaja, saa yhteensä 7 tasoa:

1. Suunnittele rajoituksia kaikille kohteille, joilla ei ole muita rajoituksia.

2. Hierarkian rajoitukset, joita sovelletaan objekteihin tietyllä tasolla.

3. Solmutyypin rajoitus koskee kaikkia tietyn tyyppisiä solmuja.

4. Node constraint: applies to a node.

5. Luokkien välinen rajoitus: osoittaa kahden luokan solmujen välisen rajoituksen.

6. Spatial constraint, applied to all devices in a space.

7. Laiterajoitukset, joita sovelletaan yhteen laitteeseen.

Ohjelmisto seuraa erilaisia ​​suunnittelurajoituksia yksittäisistä laitteista koko suunnittelusääntöihin ja näyttää näiden sääntöjen sovellusjärjestyksen suunnittelussa grafiikan avulla.

Example 1: Line width = F (impedance, layer spacing, dielectric constant, copper foil height). Tässä on esimerkki siitä, kuinka parametroituja rajoituksia voidaan käyttää suunnittelusääntöinä impedanssin ohjaamiseen. Kuten edellä mainittiin, impedanssi on dielektrisen vakion funktio, etäisyys lähimpään linjakerrokseen, kuparilangan leveys ja korkeus. Koska suunnittelun vaatima impedanssi on määritetty, nämä neljä parametria voidaan mielivaltaisesti ottaa relevanteiksi muuttujiksi impedanssikaavan uudelleen kirjoittamiseksi. Useimmissa tapauksissa suunnittelijat voivat hallita vain viivan leveyttä.

Because of this, the constraints on line width are functions of impedance, dielectric constant, distance to the nearest line layer, and height of the copper foil. Jos kaava määritellään hierarkkiseksi rajoitukseksi ja valmistusprosessin parametrit suunnittelutason rajoitukseksi, ohjelmisto säätää automaattisesti viivan leveyttä kompensoidakseen, kun suunniteltu viivakerros muuttuu. Samoin, jos suunniteltu piirilevy valmistetaan eri prosessissa ja kuparikalvon korkeutta muutetaan, asiaankuuluvat suunnittelutason säännöt voidaan laskea automaattisesti uudelleen muuttamalla kuparikalvon korkeusparametreja.

Example 2: Device interval = Max (default interval, F (device height, detection Angle).Sekä parametrirajoitusten että suunnittelusääntöjen tarkistamisen ilmeinen etu on, että parametroitu lähestymistapa on kannettava ja sitä valvotaan, kun suunnittelumuutoksia tapahtuu. This example shows how device spacing can be determined by process characteristics and test requirements. The formula above shows that device spacing is a function of device height and detection Angle.

Tunnistuskulma on yleensä vakio koko levylle, joten se voidaan määrittää suunnittelutasolla. Kun tarkastetaan eri konetta, koko malli voidaan päivittää yksinkertaisesti syöttämällä uudet arvot suunnittelutasolla. Kun uudet koneen suorituskykyparametrit on syötetty, suunnittelija voi tietää, onko suunnittelu toteutettavissa yksinkertaisesti suorittamalla DRC ja tarkistaakseen, onko laiteväli ristiriidassa uuden väliarvon kanssa, mikä on paljon helpompaa kuin analysoida, korjata ja tehdä sitten kovia laskelmia uusiin etäisyysvaatimuksiin.

Mitä voidaan käyttää rajoittamaan piirilevyjen suunnittelua?

Esimerkki 3: Komponenttien asettelu,Suunnitteluobjektien ja -rajoitusten järjestämisen lisäksi suunnittelusääntöjä voidaan käyttää myös komponenttien asettelussa, eli ne voivat havaita laitteiden sijoituspaikan aiheuttamatta rajoituksiin perustuvia virheitä. Kuvassa 1 on korostettu fyysisten rajoitteiden (kuten väli ja levyn etäisyys ja laite) asettaminen laitteiden sijoitusalueeseen, kuva 2 kohokohtia on sähköisten rajoitettujen laitteiden sijoitusalueiden, kuten linjan enimmäispituuden, täyttäminen, kuva 3 näyttää vain tilarajoituksen alue, lopuksi, kuva 4 on kuvan kolmen ensimmäisen osan leikkauspiste, tämä on tehokas alueasettelu, Devices placed in this region can satisfy all constraints.

Mitä voidaan käyttää rajoittamaan piirilevyjen suunnittelua?

Itse asiassa rajoitusten luominen modulaarisesti voi parantaa huomattavasti niiden ylläpidettävyyttä ja uudelleenkäytettävyyttä. New expressions can be generated by referring to the constraint parameters of different layers in the previous stage, for example, the line width of the top layer depends on the distance of the top layer and the height of the copper wire, and the variables Temp and Diel_Const in the design level. Note that design rules are displayed in descending order, and changing a higher-level constraint immediately affects all expressions that refer to that constraint.

Mitä voidaan käyttää rajoittamaan piirilevyjen suunnittelua?

Suunnittelun uudelleenkäyttö ja dokumentointi

Parametric constraints, not only can significantly improve the initial design process, and reuse of engineering change and design more useful, the constraint can be used as part of the design, system and documents, if not only in engineer or designer’s mind, so when they turn to other projects may be slowly forget. Rajoitusasiakirjat dokumentoivat suunnittelun aikana noudatettavat sähkösuoritussäännöt ja tarjoavat muille mahdollisuuden ymmärtää suunnittelijan aikomuksia, jotta näitä sääntöjä voidaan helposti soveltaa uusiin valmistusprosesseihin tai muuttaa sähköisten suorituskykyvaatimusten mukaisesti. Future multiplexers can also know the exact design rules and make changes by entering new process requirements without having to guess how line widths were obtained.

This article conclusion

Parametrien rajoitusten muokkaus helpottaa piirilevyjen asettelua ja reititystä moniulotteisten rajoitusten mukaisesti, ja mahdollistaa ensimmäistä kertaa automaattisen reititysohjelmiston ja suunnittelusääntöjen täydellisen tarkistamisen monimutkaisia ​​sähkö- ja prosessivaatimuksia vastaan ​​sen sijaan, että luotettaisiin vain kokemukseen tai yksinkertaisiin suunnittelusääntöihin. vähäistä käyttöä. The result is a design that can achieve a one-time success, reducing or even eliminating prototype debugging.