ची वाढती गुंतागुंत पीसीबी design considerations, such as clock, cross talk, impedance, detection, and manufacturing processes, often forces designers to repeat a lot of layout, verification, and maintenance work. पॅरामीटर प्रतिबंधक संपादक या पॅरामीटर्सला सूत्रांमध्ये रूपांतरित करतो जेणेकरून डिझायनर्सना डिझाइन आणि उत्पादनादरम्यान या कधीकधी विरोधाभासी पॅरामीटर्सचा अधिक चांगल्या प्रकारे सामना करण्यास मदत होईल.

अलिकडच्या वर्षांत, पीसीबी लेआउट आणि रूटिंग आवश्यकता अधिक जटिल बनल्या आहेत, आणि मूरच्या कायद्यानुसार भाकीत केल्याप्रमाणे इंटिग्रेटेड सर्किटमध्ये ट्रान्झिस्टरची संख्या वाढली आहे, ज्यामुळे डिव्हाइसेस जलद बनतात आणि प्रत्येक नाडी वाढत्या वेळेसोबत कमी होते, तसेच पिनची संख्या वाढते. – अनेकदा 500 ते 2,000. पीसीबी डिझाइन करताना हे सर्व घनता, घड्याळ आणि क्रॉसस्टॉक समस्या निर्माण करतात.

काही वर्षापूर्वी, बहुतेक पीसीबीएसमध्ये फक्त काही मूठभर “क्रिटिकल” नोड्स (नेट्स) होते, ज्याला सामान्यत: प्रतिबाधा, लांबी आणि क्लिअरन्सवर मर्यादा म्हणून परिभाषित केले जाते. पीसीबी डिझायनर हे मार्ग स्वहस्ते रूट करतात आणि नंतर संपूर्ण सर्किटचे मोठ्या प्रमाणावर रूटिंग स्वयंचलित करण्यासाठी सॉफ्टवेअर वापरतात. आजच्या पीसीबीएसमध्ये सहसा 5,000 किंवा अधिक नोड असतात, त्यातील 50% पेक्षा जास्त गंभीर असतात. Due to the time to market pressure, manual wiring is not possible at this point. Moreover, not only has the number of critical nodes increased, but the constraints on each node have also increased.

These constraints are mainly due to the correlation parameters and design requirements of more and more complex, for example, the two linear interval may depend on an and node voltage and circuit board materials are related functions, digital IC rise time decreases of high speed and low clock speed can influence the design, due to pulse faster and to establish and maintain a shorter time, In addition, as an important part of the total delay of high-speed circuit design, interconnect delay is also very important for low-speed design.

बोर्ड मोठे असल्यास यापैकी काही समस्या सोडवणे सोपे होईल, परंतु कल उलट दिशेने आहे. इंटरकनेक्ट विलंब आणि उच्च घनता पॅकेजच्या आवश्यकतांमुळे, सर्किट बोर्ड लहान आणि लहान होत आहे, म्हणून उच्च घनतेचे सर्किट डिझाइन दिसते आणि लघुचित्रण डिझाइन नियमांचे पालन करणे आवश्यक आहे. Reduced rise times combined with these miniaturized design rules make crosstalk noise an increasingly prominent problem, and ball grid arrays and other high-density packages themselves exacerbate crosstalk, switching noise, and ground bounce.

अस्तित्वात असलेल्या निर्बंध

या समस्यांसाठी पारंपारिक दृष्टीकोन म्हणजे विद्युत आणि प्रक्रिया आवश्यकतांचे निश्चित बंधन मापदंडांमध्ये अनुभव, डीफॉल्ट मूल्ये, संख्या सारण्या किंवा गणना पद्धतींद्वारे भाषांतर करणे. उदाहरणार्थ, सर्किट डिझाईन करणारा अभियंता प्रथम रेटेड प्रतिबाधा ठरवू शकतो आणि नंतर अंतिम प्रक्रियेच्या आवश्यकतांवर आधारित इच्छित प्रतिबाधा साध्य करण्यासाठी रेटेड रुंदीचा “अंदाज” लावू शकतो किंवा हस्तक्षेपाची चाचणी करण्यासाठी गणना टेबल किंवा अंकगणित प्रोग्राम वापरू शकतो आणि नंतर काम करू शकतो. लांबीची मर्यादा बाहेर काढा.

This approach typically requires a set of empirical data to be designed as a basic guideline for PCB designers so that they can leverage this data when designing with automatic layout and routing tools. या दृष्टिकोनाची समस्या अशी आहे की अनुभवजन्य डेटा हा एक सामान्य सिद्धांत आहे आणि बहुतेक वेळा ते बरोबर असतात, परंतु काहीवेळा ते कार्य करत नाहीत किंवा चुकीच्या परिणामांकडे नेतात.

या पद्धतीमुळे होऊ शकणारी त्रुटी पाहण्यासाठी वरील प्रतिबाधा निश्चित करण्याचे उदाहरण वापरूया. प्रतिबाधाशी संबंधित घटकांमध्ये बोर्ड सामग्रीचे डायलेक्ट्रिक गुणधर्म, तांबे फॉइलची उंची, स्तर आणि जमिनीच्या/पॉवर लेयरमधील अंतर आणि रेषा रुंदी यांचा समावेश आहे. पहिले तीन मापदंड साधारणपणे उत्पादन प्रक्रियेद्वारे निर्धारित केले जात असल्याने, डिझाइनर सहसा प्रतिबाधा नियंत्रित करण्यासाठी रेषा रुंदी वापरतात. Since the distance from each line layer to the ground or power layer is different, it is clearly a mistake to use the same empirical data for each layer. This is compounded by the fact that the manufacturing process or circuit board characteristics used during development can change at any time.

बहुतेक वेळा या समस्या प्रोटोटाइप उत्पादन टप्प्यात उघड होतील, सामान्य म्हणजे सर्किट बोर्ड दुरुस्तीद्वारे किंवा बोर्ड डिझाइनचे निराकरण करण्यासाठी पुन्हा डिझाइनद्वारे समस्या शोधणे. असे करण्याची किंमत जास्त आहे, आणि निराकरणे सहसा अतिरिक्त समस्या निर्माण करतात ज्यात पुढील डीबगिंगची आवश्यकता असते आणि बाजारात विलंबित वेळेमुळे महसुलाचे नुकसान डिबगिंगच्या खर्चापेक्षा जास्त असते.Almost every electronics manufacturer faces this problem, which ultimately boils down to the inability of traditional PCB design software to keep up with the realities of current electrical performance requirements. It is not as simple as empirical data on mechanical design.

पीसीबी डिझाइनमध्ये अडथळा आणण्यासाठी काय वापरले जाऊ शकते?

उपाय: मर्यादांचे परिमाण करा

सध्या डिझाइन सॉफ्टवेअर विक्रेते अडचणींमध्ये पॅरामीटर्स जोडून ही समस्या सोडवण्याचा प्रयत्न करतात. या दृष्टिकोनाचा सर्वात प्रगत पैलू म्हणजे यांत्रिक वैशिष्ट्ये निर्दिष्ट करण्याची क्षमता जी विविध अंतर्गत विद्युत वैशिष्ट्ये पूर्णपणे प्रतिबिंबित करते. एकदा हे पीसीबी डिझाइनमध्ये समाविष्ट केले की, डिझाइन सॉफ्टवेअर ही माहिती स्वयंचलित लेआउट आणि रूटिंग टूल नियंत्रित करण्यासाठी वापरू शकते.

When the subsequent production process changes, there is no need to redesign. The designers simply update the process characteristic parameters, and the relevant constraints can be changed automatically. त्यानंतर डिझायनर डीआरसी (डिझाईन रूल चेक) चालवू शकतो की नवीन प्रक्रिया इतर डिझाइन नियमांचे उल्लंघन करते की नाही हे ठरवण्यासाठी आणि सर्व त्रुटी दूर करण्यासाठी डिझाइनचे कोणते पैलू बदलले पाहिजेत.

गणित अभिव्यक्तींच्या स्वरूपात निर्बंध इनपुट असू शकतात, ज्यात स्थिरांक, विविध ऑपरेटर, वेक्टर आणि इतर डिझाइन मर्यादा समाविष्ट आहेत, जे डिझाइनरना पॅरामीटरयुक्त नियम-आधारित प्रणाली प्रदान करतात. Constraints can even be entered as look-up tables, stored in a design file on a PCB or schematic. पीसीबी वायरिंग, कॉपर फॉइल एरिया लोकेशन आणि लेआउट टूल्स या अटींमुळे निर्माण होणाऱ्या मर्यादांचे पालन करतात आणि डीआरसी सत्यापित करते की संपूर्ण डिझाईन या मर्यादांचे पालन करते, ज्यामध्ये रेषा रुंदी, अंतर आणि जागा आवश्यकता आणि जसे की क्षेत्र आणि उंची प्रतिबंध.

श्रेणीबद्ध व्यवस्थापन

पॅरामीटरयुक्त निर्बंधांचे मुख्य फायदे म्हणजे ते श्रेणीबद्ध केले जाऊ शकतात. उदाहरणार्थ, ग्लोबल लाईन रुंदीचा नियम संपूर्ण डिझाइनमध्ये डिझाईन अडथळा म्हणून वापरला जाऊ शकतो. नक्कीच, काही क्षेत्रे किंवा नोड्स हे तत्त्व कॉपी करू शकत नाहीत, म्हणून उच्च-स्तरीय मर्यादा बायपास केली जाऊ शकते आणि श्रेणीबद्ध रचनेमध्ये खालच्या स्तराची मर्यादा स्वीकारली जाऊ शकते. ACCEL टेक्नॉलॉजीजचे प्रतिबंधक संपादक पॅरामीट्रिक कॉन्स्ट्रिंट सॉल्व्हरला एकूण 7 स्तर दिले आहेत:

1. इतर कोणत्याही मर्यादा नसलेल्या सर्व वस्तूंसाठी डिझाइन मर्यादा.

2. पदानुक्रम मर्यादा, विशिष्ट स्तरावर वस्तूंवर लागू.

3. नोड प्रकार मर्यादा एका विशिष्ट प्रकारच्या सर्व नोड्सवर लागू होते.

4. Node constraint: applies to a node.

5. आंतर-वर्ग मर्यादा: दोन वर्गांच्या नोड्समधील मर्यादा दर्शवते.

6. Spatial constraint, applied to all devices in a space.

7. डिव्हाइसची मर्यादा, एकाच डिव्हाइसवर लागू.

सॉफ्टवेअर वैयक्तिक उपकरणांपासून संपूर्ण डिझाइन नियमांपर्यंत विविध डिझाइन मर्यादांचे अनुसरण करते आणि ग्राफिक्सद्वारे डिझाइनमध्ये या नियमांचा अनुप्रयोग क्रम दर्शवितो.

Example 1: Line width = F (impedance, layer spacing, dielectric constant, copper foil height). प्रतिबाधा नियंत्रित करण्यासाठी डिझाइन नियम म्हणून पॅरामीटरयुक्त मर्यादा कशा वापरल्या जाऊ शकतात याचे एक उदाहरण येथे आहे. वर नमूद केल्याप्रमाणे, प्रतिबाधा हे डायलेक्ट्रिक कॉन्स्टंटचे कार्य आहे, जवळच्या ओळीच्या थराचे अंतर, तांब्याच्या वायरची रुंदी आणि उंची. डिझाइनद्वारे आवश्यक प्रतिबाधा निश्चित केल्यामुळे, हे चार पॅरामीटर्स स्वैरपणे इम्पेडन्स फॉर्म्युला पुनर्लेखन करण्यासाठी संबंधित व्हेरिएबल्स म्हणून घेतले जाऊ शकतात. बहुतांश घटनांमध्ये, डिझायनर केवळ ओळीची रुंदी नियंत्रित करू शकतात.

Because of this, the constraints on line width are functions of impedance, dielectric constant, distance to the nearest line layer, and height of the copper foil. जर सूत्राची श्रेणीबद्ध मर्यादा आणि उत्पादन प्रक्रियेचे मापदंड डिझाईन-स्तरीय मर्यादा म्हणून परिभाषित केले गेले असेल तर, डिझाइन केलेली रेषा थर बदलल्यावर सॉफ्टवेअर आपोआप ओळची रुंदी समायोजित करेल. त्याचप्रमाणे, जर डिझाइन केलेले सर्किट बोर्ड वेगळ्या प्रक्रियेत तयार केले गेले आणि तांबे फॉइलची उंची बदलली गेली, तर तांब्याच्या फॉइल उंचीचे मापदंड बदलून डिझाईन स्तरामधील संबंधित नियम आपोआप पुन्हा मोजले जाऊ शकतात.

Example 2: Device interval = Max (default interval, F (device height, detection Angle).पॅरामीटर मर्यादा आणि डिझाइन नियम तपासणी दोन्ही वापरण्याचा स्पष्ट फायदा असा आहे की जेव्हा पॅरामीटरयुक्त दृष्टीकोन पोर्टेबल आहे आणि डिझाइनमध्ये बदल होतात तेव्हा त्याचे निरीक्षण केले जाते. This example shows how device spacing can be determined by process characteristics and test requirements. The formula above shows that device spacing is a function of device height and detection Angle.

डिटेक्शन अँगल सामान्यत: संपूर्ण बोर्डसाठी स्थिर असते, म्हणून ते डिझाइन स्तरावर परिभाषित केले जाऊ शकते. वेगळ्या मशीनवर तपासणी करताना, संपूर्ण डिझाइन डिझाइन स्तरावर नवीन मूल्ये प्रविष्ट करून फक्त अद्ययावत केले जाऊ शकते. नवीन मशीन परफॉर्मन्स पॅरामीटर्स प्रविष्ट केल्यानंतर, डिझायनर फक्त डीआरसी चालवून हे ओळखू शकतो की डिव्हाइस अंतर नवीन व्हॅल्यूंग व्हॅल्यूशी विरोधाभास आहे की नाही हे तपासण्यासाठी, जे विश्लेषण करणे, दुरुस्त करणे आणि नंतर कठोर गणना करणे यापेक्षा सोपे आहे. नवीन अंतर आवश्यकतांसाठी.

पीसीबी डिझाइनमध्ये अडथळा आणण्यासाठी काय वापरले जाऊ शकते?

उदाहरण 3: घटक लेआउट,डिझाईन ऑब्जेक्ट्स आणि मर्यादा आयोजित करण्याव्यतिरिक्त, डिझाइन नियम घटक लेआउटसाठी देखील वापरले जाऊ शकतात, म्हणजेच, ते अडथळ्यांवर आधारित त्रुटी न आणता डिव्हाइस कुठे ठेवायचे ते शोधू शकते. आकृती 1 मध्ये ठळक केले आहे भौतिक मर्यादा पूर्ण करणे (जसे मध्यांतर आणि प्लेट अंतर आणि उपकरणाची धार) साधने स्थान क्षेत्र, आकृती 2 हायलाइट्स विद्युत मर्यादित डिव्हाइस प्लेसमेंट क्षेत्रांची पूर्तता करणे आहे, जसे की जास्तीत जास्त ओळ लांबी, आकृती 3 केवळ दर्शवते जागेच्या मर्यादेचे क्षेत्र, शेवटी, आकृती 4 हे चित्राच्या पहिल्या तीन भागांचे छेदनबिंदू आहे, हे प्रभावी क्षेत्र लेआउट आहे, Devices placed in this region can satisfy all constraints.

पीसीबी डिझाईनमध्ये अडथळा आणण्यासाठी काय वापरले जाऊ शकते?

खरं तर, मॉड्यूलर पद्धतीने अडथळे निर्माण केल्याने त्यांची देखभाल आणि पुनर्वापरक्षमता मोठ्या प्रमाणात सुधारू शकते. New expressions can be generated by referring to the constraint parameters of different layers in the previous stage, for example, the line width of the top layer depends on the distance of the top layer and the height of the copper wire, and the variables Temp and Diel_Const in the design level. Note that design rules are displayed in descending order, and changing a higher-level constraint immediately affects all expressions that refer to that constraint.

पीसीबी डिझाईनमध्ये अडथळा आणण्यासाठी काय वापरले जाऊ शकते?

डिझाइनचा पुन्हा वापर आणि दस्तऐवजीकरण

Parametric constraints, not only can significantly improve the initial design process, and reuse of engineering change and design more useful, the constraint can be used as part of the design, system and documents, if not only in engineer or designer’s mind, so when they turn to other projects may be slowly forget. डिझाईन प्रक्रियेदरम्यान पाळावयाच्या इलेक्ट्रिकल परफॉर्मन्स नियमांचे दस्तऐवज आणि इतरांना डिझायनरचे हेतू समजून घेण्याची संधी प्रदान करतात जेणेकरून हे नियम नवीन उत्पादन प्रक्रियांवर सहजपणे लागू करता येतील किंवा इलेक्ट्रिकल परफॉर्मन्स आवश्यकतांनुसार बदलता येतील. Future multiplexers can also know the exact design rules and make changes by entering new process requirements without having to guess how line widths were obtained.

This article conclusion

पॅरामीटर बाधा संपादक बहुआयामी मर्यादांअंतर्गत पीसीबी लेआउट आणि रूटिंग सुलभ करते आणि प्रथमच स्वयंचलित रूटिंग सॉफ्टवेअर आणि डिझाइन नियम पूर्णपणे अनुभवी किंवा साध्या डिझाइन नियमांवर अवलंबून राहण्याऐवजी जटिल इलेक्ट्रिकल आणि प्रक्रिया आवश्यकतांविरूद्ध पूर्णपणे तपासण्यास सक्षम करते. कमी उपयोगाचा. The result is a design that can achieve a one-time success, reducing or even eliminating prototype debugging.