の複雑さの増大 PCB クロック、クロストーク、インピーダンス、検出、製造プロセスなどの設計上の考慮事項により、設計者は多くのレイアウト、検証、および保守作業を繰り返す必要があります。 パラメータ制約エディタは、これらのパラメータを式にコード化して、設計者が設計および製造中にこれらの時々矛盾す​​るパラメータをより適切に処理できるようにします。

近年、PCBのレイアウトと配線の要件はより複雑になり、ムーアの法則で予測されるように集積回路内のトランジスタの数が増え、デバイスが高速になり、立ち上がり時間に沿って各パルスが短くなり、ピンの数も増えています。 —多くの場合500から2,000。 これらすべてが、PCBを設計するときに密度、クロック、およびクロストークの問題を引き起こします。

数年前、ほとんどのPCBSには、インピーダンス、長さ、およびクリアランスの制約として通常定義される、ほんの一握りの「クリティカル」ノード（ネット）しかありませんでした。 PCB設計者は、これらのルートを手動でルーティングしてから、ソフトウェアを使用して回路全体の大規模なルーティングを自動化します。 今日のPCBSには5,000以上のノードがあり、その50％以上が重要です。 市場投入までの時間の都合により、現時点では手動配線はできません。 さらに、重要なノードの数が増えるだけでなく、各ノードの制約も増えました。

これらの制約は主に、ますます複雑な相関パラメータと設計要件によるものです。たとえば、XNUMXつの線形間隔はノード電圧に依存する可能性があり、回路基板の材料は関連する機能であり、デジタルICの立ち上がり時間は高速および低速で減少します。パルスが速く、より短い時間を確立して維持するため、クロック速度が設計に影響を与える可能性があります。 さらに、高速回路設計の総遅延の重要な部分として、相互接続遅延も低速設計にとって非常に重要です。

これらの問題のいくつかは、ボードが大きければ簡単に解決できますが、傾向は逆です。 相互接続遅延と高密度パッケージの要件により、回路基板はますます小さくなっているため、高密度回路設計が登場し、小型化の設計ルールに従う必要があります。 これらの小型化された設計ルールと組み合わされた立ち上がり時間の短縮により、クロストークノイズがますます顕著な問題になり、ボールグリッドアレイやその他の高密度パッケージ自体がクロストーク、スイッチングノイズ、およびグラウンドバウンスを悪化させます。

存在する固定制約

これらの問題に対する従来のアプローチは、電気的要件とプロセス要件を、経験、デフォルト値、数値テーブル、または計算方法によって固定制約パラメーターに変換することです。 たとえば、回路を設計するエンジニアは、最初に定格インピーダンスを決定し、次に定格線幅を「推定」して、最終プロセス要件に基づいて目的のインピーダンスを達成したり、計算テーブルまたは算術プログラムを使用して干渉をテストしてから作業したりできます。長さの制約を取り除きます。

このアプローチでは通常、PCB設計者が自動レイアウトおよびルーティングツールを使用して設計するときにこのデータを活用できるように、一連の経験的データをPCB設計者の基本的なガイドラインとして設計する必要があります。 このアプローチの問題は、経験的データが一般原則であり、ほとんどの場合正しいものですが、機能しないか、間違った結果につながる場合があることです。

上記のインピーダンスを決定する例を使用して、この方法で発生する可能性のあるエラーを確認しましょう。 インピーダンスに関連する要因には、基板材料の誘電特性、銅箔の高さ、層間の距離、およびグランド/パワー層、および線幅が含まれます。 最初のXNUMXつのパラメータは通常、製造プロセスによって決定されるため、設計者は通常、線幅を使用してインピーダンスを制御します。 各ラインレイヤーからグラウンドまたはパワーレイヤーまでの距離が異なるため、各レイヤーに同じ経験的データを使用することは明らかに間違いです。 これは、開発中に使用される製造プロセスまたは回路基板の特性がいつでも変更される可能性があるという事実によって悪化します。

ほとんどの場合、これらの問題はプロトタイプの製造段階で明らかになりますが、一般的には、回路基板の修理または再設計を通じて問題を見つけ、基板の設計を解決します。 そうすることのコストは高く、修正はしばしばさらなるデバッグを必要とする追加の問題を引き起こし、市場投入までの時間の遅れによる収益の損失はデバッグのコストをはるかに上回ります。ほとんどすべての電子機器メーカーがこの問題に直面しており、最終的には、従来のPCB設計ソフトウェアが現在の電気的性能要件の現実に追いつくことができないことになります。 機械設計に関する経験的データほど単純ではありません。

PCB設計を制約するために何を使用できますか？

解決策：制約をパラメーター化する

現在、設計ソフトウェアベンダーは、制約にパラメーターを追加することでこの問題を解決しようとしています。 このアプローチの最も高度な側面は、さまざまな内部電気特性を完全に反映する機械的仕様を指定する機能です。 これらがPCB設計に組み込まれると、設計ソフトウェアはこの情報を使用して自動レイアウトおよびルーティングツールを制御できます。

その後の製造工程が変更になった場合、再設計する必要はありません。 設計者はプロセス特性パラメータを更新するだけで、関連する制約を自動的に変更できます。 次に、設計者はDRC（デザインルールチェック）を実行して、新しいプロセスが他のデザインルールに違反しているかどうかを判断し、すべてのエラーを修正するためにデザインのどの側面を変更する必要があるかを確認できます。

制約は、定数、さまざまな演算子、ベクトル、およびその他の設計制約を含む数式の形式で入力でき、設計者にパラメーター化されたルール駆動型システムを提供します。 制約はルックアップテーブルとして入力することもでき、PCBまたは回路図の設計ファイルに保存できます。 PCB配線、銅箔領域の位置、およびレイアウトツールは、これらの条件によって生成される制約に従います。DRCは、線幅、間隔、および領域や高さの制限などのスペース要件を含む、設計全体がこれらの制約に準拠していることを確認します。

階層的管理

パラメータ化された制約の主な利点のXNUMXつは、それらを格付けできることです。 たとえば、グローバル線幅ルールは、デザイン全体のデザイン制約として使用できます。 もちろん、一部のリージョンまたはノードはこの原則をコピーできないため、上位レベルの制約をバイパスして、階層設計の下位レベルの制約を採用できます。 ACCELTechnologiesの制約エディターであるParametricConstraint Solverには、合計7つのレベルがあります。

1.他の制約がないすべてのオブジェクトの制約を設計します。

2.特定のレベルのオブジェクトに適用される階層制約。

3.ノードタイプの制約は、特定のタイプのすべてのノードに適用されます。

4.ノード制約：ノードに適用されます。

5.クラス間制約：XNUMXつのクラスのノード間の制約を示します。

6.空間制約。空間内のすべてのデバイスに適用されます。

7.単一のデバイスに適用されるデバイスの制約。

ソフトウェアは、個々のデバイスからデザインルール全体まで、さまざまなデザイン制約に従い、グラフィックを使用してデザインにおけるこれらのルールの適用順序を示します。

例1：線幅= F（インピーダンス、層間隔、誘電率、銅箔の高さ）。 これは、パラメーター化された制約を設計ルールとして使用してインピーダンスを制御する方法の例です。 上記のように、インピーダンスは誘電率、最も近い線層までの距離、銅線の幅と高さの関数です。 設計に必要なインピーダンスが決定されているので、これらのXNUMXつのパラメーターは、インピーダンス式を書き直すための関連変数として任意に取ることができます。 ほとんどの場合、設計者は線幅のみを制御できます。

このため、線幅の制約は、インピーダンス、誘電率、最も近い線層までの距離、および銅箔の高さの関数です。 式が階層制約として定義され、製造プロセスパラメータが設計レベルの制約として定義されている場合、ソフトウェアは自動的に線幅を調整して、設計された線層が変更されたときに補正します。 同様に、設計された回路基板が別のプロセスで製造され、銅箔の高さが変更された場合、銅箔の高さパラメータを変更することにより、設計レベルの関連ルールを自動的に再計算できます。

例2：デバイス間隔=最大（デフォルト間隔、F（デバイスの高さ、検出角度）。パラメータ制約とデザインルールチェックの両方を使用することの明らかな利点は、パラメータ化されたアプローチが移植可能であり、設計変更が発生したときに監視されることです。 この例は、プロセス特性とテスト要件によってデバイス間隔を決定する方法を示しています。 上記の式は、デバイスの間隔がデバイスの高さと検出角度の関数であることを示しています。

検出角度は通常、ボード全体で一定であるため、設計レベルで定義できます。 別のマシンでチェックする場合、デザインレベルで新しい値を入力するだけでデザイン全体を更新できます。 新しいマシンパフォーマンスパラメータを入力した後、設計者は、DRCを実行してデバイスの間隔が新しい間隔の値と競合するかどうかを確認するだけで、設計が実行可能かどうかを知ることができます。これは、分析、修正、およびそれに応じたハード計算を行うよりもはるかに簡単です。新しい間隔の要件に。

PCB設計を制約するために何を使用できますか？

例3：コンポーネントのレイアウト、デザインオブジェクトと制約を整理するだけでなく、デザインルールをコンポーネントのレイアウトに使用することもできます。つまり、制約に基づいてエラーを発生させることなく、デバイスを配置する場所を検出できます。 図1で強調表示されているのは、物理的制約（間隔、プレート間隔とデバイスのエッジなど）のデバイス配置領域を満たすことです。図2の強調表示は、最大線長などの電気的制約のあるデバイス配置領域を満たすことです。図3は、スペース制約の領域、最後に、図4は画像の最初のXNUMXつの部分の交点であり、これは有効な領域レイアウトです。 この領域に配置されたデバイスは、すべての制約を満たすことができます。

PCB設計を制約するために何を使用できますか？

実際、モジュール方式で制約を生成すると、保守性と再利用性を大幅に向上させることができます。 前の段階のさまざまなレイヤーの制約パラメーターを参照することで、新しい式を生成できます。たとえば、最上層の線幅は、最上層の距離と銅線の高さに依存し、変数Tempと設計レベルのDiel_Const。 デザインルールは降順で表示され、上位レベルの制約を変更すると、その制約を参照するすべての式にすぐに影響することに注意してください。

PCB設計を制約するために何を使用できますか？

設計の再利用と文書化

パラメトリック制約は、初期の設計プロセスを大幅に改善し、エンジニアリングの変更と設計の再利用をより便利にするだけでなく、エンジニアや設計者の心だけでなく、設計、システム、およびドキュメントの一部として使用することもできます。他のプロジェクトに目を向けることはゆっくりと忘れられるかもしれません。 制約文書は、設計プロセス中に従うべき電気的性能規則を文書化し、他の人が設計者の意図を理解する機会を提供して、これらの規則を新しい製造プロセスに簡単に適用したり、電気的性能要件に従って変更したりできるようにします。 将来のマルチプレクサは、線幅がどのように取得されたかを推測することなく、正確なデザインルールを認識し、新しいプロセス要件を入力することで変更を加えることもできます。

この記事の結論

パラメータ制約エディタは、多次元制約下でのPCBレイアウトとルーティングを容易にし、初めて、自動ルーティングソフトウェアとデザインルールを、経験や単純なデザインルールだけに頼るのではなく、複雑な電気的要件とプロセス要件に対して完全にチェックできるようにします。ほとんど役に立たない。 その結果、XNUMX回限りの成功を達成できる設計が実現し、プロトタイプのデバッグが削減または排除されます。