Déi ëmmer méi Komplexitéit vun PCB design considerations, such as clock, cross talk, impedance, detection, and manufacturing processes, often forces designers to repeat a lot of layout, verification, and maintenance work. De Parameter Contraint Editor codéiert dës Parameteren a Formelen fir Designer besser ze hëllefen mat dësen heiansdo widderspréchleche Parameter wärend Design a Produktioun ëmzegoen.

An de leschte Joeren sinn PCB Layout a Routing Ufuerderunge méi komplex ginn, an d’Zuel vun den Transistoren an integréierte Circuiten ass eropgaang wéi virausgesot vum Moore Gesetz, sou datt Apparater méi séier ginn an all Puls laanscht d’Erhéijung Zäit, souwéi d’Zuel vun de Pins erhéijen – dacks 500 op 2,000. All dëst kreéiert Dicht, Auer, a Kräizgangsprobleemer beim Design vun engem PCB.

E puer Joer haten déi meescht PCBS nëmmen eng Handvoll “kritesch” Wirbelen (Nets), typesch definéiert als Aschränkungen op Impedanz, Längt, a Minnen. PCB Designer géife dës Strecken manuell routen an dann Software benotze fir grouss Skala Routing vum ganze Circuit ze automatiséieren. Haut PCBS hunn dacks 5,000 oder méi Wirbelen, méi wéi 50% vun deenen kritesch sinn. Due to the time to market pressure, manual wiring is not possible at this point. Moreover, not only has the number of critical nodes increased, but the constraints on each node have also increased.

These constraints are mainly due to the correlation parameters and design requirements of more and more complex, for example, the two linear interval may depend on an and node voltage and circuit board materials are related functions, digital IC rise time decreases of high speed and low clock speed can influence the design, due to pulse faster and to establish and maintain a shorter time, In addition, as an important part of the total delay of high-speed circuit design, interconnect delay is also very important for low-speed design.

E puer vun dëse Probleemer si méi einfach ze léise wa Brieder méi grouss wieren, awer den Trend ass an der entgéintgesate Richtung. Wéinst den Ufuerderunge vum Interconnect Verzögerung an Héichdicht Package gëtt de Circuit Board méi kleng a méi kleng, sou datt héich Dicht Circuit Design erschéngt, a Miniaturiséierungs Design Reegele musse gefollegt ginn. Reduced rise times combined with these miniaturized design rules make crosstalk noise an increasingly prominent problem, and ball grid arrays and other high-density packages themselves exacerbate crosstalk, switching noise, and ground bounce.

Fixéiert Restriktiounen déi existéieren

Déi traditionell Approche fir dës Probleemer ass d’elektresch a Prozessfuerderungen an fixe Restriktiounsparameter duerch Erfahrung, Standardwäerter, Nummerentabellen oder Berechnungsmethoden ze iwwersetzen. Zum Beispill kann en Ingenieur deen e Circuit designt fir d’éischt eng bewäert Impedanz bestëmmen an dann eng bewäert Linnlinnebreet “schätzen” fir déi gewënscht Impedanz z’erreechen baséiert op de leschte Prozessfuerderungen, oder eng Berechnungstabelle oder en arithmetesche Programm benotze fir Stéierungen ze testen an dann ze schaffen aus de Längtbeschränkungen eraus.

This approach typically requires a set of empirical data to be designed as a basic guideline for PCB designers so that they can leverage this data when designing with automatic layout and routing tools. De Problem mat dëser Approche ass datt empiresch Daten en allgemenge Prinzip sinn, an déi meescht vun der Zäit si se richteg, awer heiansdo funktionnéiere se net oder féieren zu falsche Resultater.

Loosst eis d’Beispill benotze fir d’Impedanz hei uewen ze bestëmmen fir de Feeler ze gesinn deen dës Method verursaache kann. Faktoren am Zesummenhang mat der Impedanz enthalen déi dielektresch Eegeschafte vum Boardmaterial, d’Héicht vun der Kupferfolie, d’Distanz tëscht de Schichten an der Buedem/Kraaft Schicht, an d’Linnebreet. Well déi éischt dräi Parameteren allgemeng vum Produktiounsprozess bestëmmt sinn, benotzen d’Designers normalerweis d’Linnebreet fir d’Impedanz ze kontrolléieren. Since the distance from each line layer to the ground or power layer is different, it is clearly a mistake to use the same empirical data for each layer. This is compounded by the fact that the manufacturing process or circuit board characteristics used during development can change at any time.

Déi meescht vun der Zäit ginn dës Probleemer an der Prototyp Produktiounsstuf ausgesat, de Generol ass de Problem erauszefannen duerch de Circuit Board Reparatur oder nei designen fir de Board Design ze léisen. D’Käschte fir dat ze maachen ass héich, a Fixe kreéiere dacks zousätzlech Probleemer déi weider Debugging erfuerderen, an de Verloscht vun de Recetten wéinst verspéiten Zäit um Maart ass vill méi héich wéi d’Käschte vum Debugging.Almost every electronics manufacturer faces this problem, which ultimately boils down to the inability of traditional PCB design software to keep up with the realities of current electrical performance requirements. It is not as simple as empirical data on mechanical design.

Wat kann benotzt gi fir PCB Design ze beschränken?

Léisung: Parameterize Contrainten

De Moment probéieren Designer Software Ubidder dëse Problem ze léisen andeems Dir Parameteren zu Contrainten bäidréit. De fortgeschrattsten Aspekt vun dëser Approche ass d’Fäegkeet fir mechanesch Spezifikatioune ze spezifizéieren déi verschidde intern elektresch Charakteristike reflektéieren. Wann dës an de PCB Design integréiert sinn, kann d’Design Software dës Informatioun benotze fir den automateschen Layout a Routing Tool ze kontrolléieren.

When the subsequent production process changes, there is no need to redesign. The designers simply update the process characteristic parameters, and the relevant constraints can be changed automatically. Den Designer kann dann DRC (Design Rule Check) lafen fir ze bestëmmen ob den neie Prozess all aner Designreegele verletzt an erauszefannen wéi eng Aspekter vum Design geännert soll ginn fir all Feeler ze korrigéieren.

Contrainten kënnen agefouert ginn a Form vu mathematesche Ausdréck, abegraff Konstanten, verschidde Bedreiwer, Vektoren, an aner Designbeschränkungen, déi Designer mat engem parameteriséierter Regel-Undriff System ubidden. Constraints can even be entered as look-up tables, stored in a design file on a PCB or schematic. PCB Drot, Kupferfolie Beräich Location, a Layoutinstrumenter verfollegen d’Begrenzunge generéiert vun dëse Bedéngungen, an DRC verifizéiert datt de ganze Design mat dëse Contrainten entsprécht, abegraff Linnbreedung, Ofstand, a Raumfuerderunge wéi Beräich an Héicht Restriktiounen.

Hierarchesch Gestioun

Ee vun den Haaptvirdeeler vu parameteriséierter Contrainten ass datt se klasséiert kënne ginn. Zum Beispill kann d’global Linnbreetregel als Designbeschränkung am ganzen Design benotzt ginn. Natierlech kënnen e puer Regiounen oder Node dëse Prinzip net kopéieren, sou datt de méi héije Niveau Contraint ëmgaang ka ginn an déi ënnescht Niveau Restriktioun am hierarchesche Design kann ugeholl ginn. Parametric Constraint Solver, A Constraint Editor vun ACCEL Technologies, kritt insgesamt 7 Niveauen:

1. Design Contrainten fir all Objeten déi keng aner Contrainten hunn.

2. Hierarchie Contrainten, op Objekter op engem bestëmmte Niveau applizéiert.

3. Node Typ Contraint gëlt fir all Wirbelen vun enger bestëmmter Aart.

4. Node constraint: applies to a node.

5. Inter-Klass Contraint: weist de Contraint tëscht Wirbelen vun zwou Klassen un.

6. Spatial constraint, applied to all devices in a space.

7. Apparatbeschränkungen, op een eenzegen Apparat applizéiert.

D’Software follegt verschidde Designbeschränkungen vun eenzelne Geräter bis zu de ganzen Designreegelen, a weist d’Applikatiounsuerdnung vun dëse Reegelen am Design iwwer Grafiken.

Example 1: Line width = F (impedance, layer spacing, dielectric constant, copper foil height). Hei ass e Beispill vu wéi parameteriséierter Aschränkungen als Designreegele kënne benotzt gi fir d’Impedanz ze kontrolléieren. Wéi uewen erwähnt ass Impedanz eng Funktioun vun dielektrescher Konstant, Distanz zu der nootster Linnschicht, Breet an Héicht vum Kupferdraad. Zënter datt d’Impedanz erfuerderlech vum Design bestëmmt ass, kënnen dës véier Parameter arbiträr als relevant Variabelen geholl ginn fir d’Impedanzformel ze schreiwen. In de meeschte Fäll kënnen Designer nëmmen d’Linnebreet kontrolléieren.

Because of this, the constraints on line width are functions of impedance, dielectric constant, distance to the nearest line layer, and height of the copper foil. Wann d’Formel definéiert ass als hierarchesch Contraint an d’Produktiounsprozessparameter als Design-Niveau Contraint, passt d’Software automatesch d’Linnebreet un fir ze kompenséieren wann déi designt Linnschicht ännert. Ähnlech, wann den designéierte Circuit Board an engem anere Prozess produzéiert gëtt an d’Kupferfolie Héicht geännert gëtt, kënnen déi relevant Reegelen am Designniveau automatesch nei berechent ginn andeems d’Kupferfolie Héichtparameter geännert ginn.

Example 2: Device interval = Max (default interval, F (device height, detection Angle).Den offensichtleche Virdeel fir béid Parameterbeschränkungen an d’Designreegelkontrollen ze benotzen ass datt d’parameteriséierter Approche portabel ass an iwwerwaacht gëtt wann Designännerungen optrieden. This example shows how device spacing can be determined by process characteristics and test requirements. The formula above shows that device spacing is a function of device height and detection Angle.

Den Detektiounswénkel ass normalerweis e konstante fir de ganze Board, sou datt et um Designniveau definéiert ka ginn. Wann Dir op enger anerer Maschinn kontrolléiert, kann de ganze Design einfach aktualiséiert ginn andeems Dir nei Wäerter um Designniveau aginn. Nodeems déi nei Maschinnleistungsparameteren aginn sinn, kann den Designer wëssen ob den Design machbar ass duerch einfach den DRC ze lafen fir z’iwwerpréiwen ob den Apparatabstand mam neien Ofstandswäert konflikt, wat vill méi einfach ass wéi ze analyséieren, ze korrigéieren an dann haart Berechnungen ze maachen no un déi nei Ofstandsufuerderungen.

Wat kann benotzt gi fir PCB Design ze beschränken?

Beispill 3: Komponent Layout,Zousätzlech fir Designobjekter a Contrainten ze organiséieren, kënnen Designreegele och fir Komponentelayout benotzt ginn, dat heescht, et kann feststellen wou Apparater placéiere mussen ouni Feeler op Basis vu Contrainten ze verursaachen. An der Figur 1 beliicht ass fir kierperlech Aschränkungen z’erreechen (sou wéi Intervall an de Rand vum Tellerabstand an Apparat) Apparater Plazberäich, Figur 2 Highlights ass d’elektresch begrenzt Gerätplacementer z’erreechen, sou wéi maximal Linnlängt, Figur 3 weist nëmmen d’Gebitt vu Raumbegrenzung, endlech, Figur 4 ass d’Kräizung vun den éischten dräi Deeler vum Bild, dëst ass den effektive Beräich Layout, Devices placed in this region can satisfy all constraints.

Wat kann benotzt gi fir PCB Design ze beschränken?

Tatsächlech generéiere Contrainten op eng modulär Manéier hir Ënnerhaltbarkeet a Wiederverwendbarkeet immens verbesseren. New expressions can be generated by referring to the constraint parameters of different layers in the previous stage, for example, the line width of the top layer depends on the distance of the top layer and the height of the copper wire, and the variables Temp and Diel_Const in the design level. Note that design rules are displayed in descending order, and changing a higher-level constraint immediately affects all expressions that refer to that constraint.

Wat kann benotzt gi fir PCB Design ze beschränken?

Design Notzung an Dokumentatioun

Parametric constraints, not only can significantly improve the initial design process, and reuse of engineering change and design more useful, the constraint can be used as part of the design, system and documents, if not only in engineer or designer’s mind, so when they turn to other projects may be slowly forget. Contraint Dokumenter dokumentéieren d’elektresch Leeschtungsregele fir wärend dem Designprozess gefollegt ze ginn a bidden anerer eng Chance fir d’Intentioune vum Designer ze verstoen, sou datt dës Reegele ganz einfach op nei Produktiounsprozesser applizéiert kënne ginn oder geännert ginn no elektresche Performance Ufuerderunge. Future multiplexers can also know the exact design rules and make changes by entering new process requirements without having to guess how line widths were obtained.

This article conclusion

De Parameter Contraint Editor erliichtert PCB Layout a Routing ënner multidimensionalen Aschränkungen, a fir d’éischte Kéier erméiglecht automatesch Routing Software an Designreegele voll ze kontrolléieren géint komplex elektresch a Prozessfuerderungen, anstatt nëmmen op Erfarung oder einfache Designreegelen ze vertrauen déi sinn vu wéineg Notzung. The result is a design that can achieve a one-time success, reducing or even eliminating prototype debugging.