Cymhlethdod cynyddol PCB design considerations, such as clock, cross talk, impedance, detection, and manufacturing processes, often forces designers to repeat a lot of layout, verification, and maintenance work. Mae’r golygydd cyfyngiad paramedr yn codio’r paramedrau hyn yn fformiwlâu i helpu dylunwyr i ddelio’n well â’r paramedrau gwrthgyferbyniol hyn wrth ddylunio a chynhyrchu.

Yn ystod y blynyddoedd diwethaf, mae gofynion gosodiad a llwybro PCB wedi dod yn fwy cymhleth, ac mae nifer y transistorau mewn cylchedau integredig wedi cynyddu fel y rhagwelwyd gan Gyfraith Moore, gan wneud dyfeisiau’n gyflymach a phob pwls yn fyrrach ar hyd yr amser codi, ynghyd â chynyddu nifer y pinnau – yn aml 500 i 2,000. Mae hyn i gyd yn creu problemau dwysedd, cloc a chrosstalk wrth ddylunio PCB.

Ychydig flynyddoedd yn ôl, dim ond llond llaw o nodau “beirniadol” (Rhwydi) oedd gan y mwyafrif o PCBS, a ddiffinnir yn nodweddiadol fel cyfyngiadau ar rwystriant, hyd a chlirio. Byddai dylunwyr PCB yn llwybr y llwybrau hyn â llaw ac yna’n defnyddio meddalwedd i awtomeiddio llwybro’r gylched gyfan ar raddfa fawr. Yn aml mae gan PCBS heddiw 5,000 neu fwy o nodau, ac mae mwy na 50% ohonynt yn hollbwysig. Due to the time to market pressure, manual wiring is not possible at this point. Moreover, not only has the number of critical nodes increased, but the constraints on each node have also increased.

These constraints are mainly due to the correlation parameters and design requirements of more and more complex, for example, the two linear interval may depend on an and node voltage and circuit board materials are related functions, digital IC rise time decreases of high speed and low clock speed can influence the design, due to pulse faster and to establish and maintain a shorter time, In addition, as an important part of the total delay of high-speed circuit design, interconnect delay is also very important for low-speed design.

Byddai’n haws datrys rhai o’r problemau hyn pe bai byrddau’n fwy, ond mae’r duedd i’r cyfeiriad arall. Oherwydd gofynion oedi rhyng-gysylltiad a phecyn dwysedd uchel, mae’r bwrdd cylched yn dod yn llai ac yn llai, felly mae dyluniad cylched dwysedd uchel yn ymddangos, a rhaid dilyn rheolau dylunio miniaturization. Reduced rise times combined with these miniaturized design rules make crosstalk noise an increasingly prominent problem, and ball grid arrays and other high-density packages themselves exacerbate crosstalk, switching noise, and ground bounce.

Cyfyngiadau sefydlog sy’n bodoli

Y dull traddodiadol o fynd i’r afael â’r problemau hyn yw trosi gofynion trydanol a phroses yn baramedrau cyfyngiadau sefydlog yn ôl profiad, gwerthoedd diofyn, tablau rhif, neu ddulliau cyfrifo. Er enghraifft, gall peiriannydd sy’n dylunio cylched bennu rhwystriant â sgôr yn gyntaf ac yna “amcangyfrif” lled llinell â sgôr i gyflawni’r rhwystriant a ddymunir yn seiliedig ar ofynion terfynol y broses, neu ddefnyddio tabl cyfrifo neu raglen rifyddeg i brofi am ymyrraeth ac yna gweithio allan y cyfyngiadau hyd.

This approach typically requires a set of empirical data to be designed as a basic guideline for PCB designers so that they can leverage this data when designing with automatic layout and routing tools. Y broblem gyda’r dull hwn yw bod data empirig yn egwyddor gyffredinol, a’r rhan fwyaf o’r amser maent yn gywir, ond weithiau nid ydynt yn gweithio nac yn arwain at ganlyniadau anghywir.

Gadewch i ni ddefnyddio’r enghraifft o bennu rhwystriant uchod i weld y gwall y gall y dull hwn ei achosi. Ymhlith y ffactorau sy’n gysylltiedig â rhwystriant mae priodweddau dielectrig y deunydd bwrdd, uchder y ffoil copr, y pellter rhwng yr haenau a’r haen ddaear / pŵer, a lled y llinell. Gan fod y tri pharamedr cyntaf yn cael eu pennu’n gyffredinol gan y broses gynhyrchu, mae dylunwyr fel arfer yn defnyddio lled llinell i reoli rhwystriant. Since the distance from each line layer to the ground or power layer is different, it is clearly a mistake to use the same empirical data for each layer. This is compounded by the fact that the manufacturing process or circuit board characteristics used during development can change at any time.

Y rhan fwyaf o’r amser y bydd y problemau hyn yn cael eu hamlygu yn y cam cynhyrchu prototeip, y cyffredinol yw darganfod y broblem trwy atgyweirio neu ailgynllunio’r bwrdd cylched i ddatrys dyluniad y bwrdd. Mae’r gost o wneud hynny yn uchel, ac mae atgyweiriadau yn aml yn creu problemau ychwanegol sy’n gofyn am ddadfygio ymhellach, ac mae colli refeniw oherwydd oedi amser i farchnata yn llawer mwy na chost difa chwilod.Almost every electronics manufacturer faces this problem, which ultimately boils down to the inability of traditional PCB design software to keep up with the realities of current electrical performance requirements. It is not as simple as empirical data on mechanical design.

Beth ellir ei ddefnyddio i gyfyngu ar ddyluniad PCB?

Datrysiad: Paramedroli cyfyngiadau

Ar hyn o bryd mae gwerthwyr meddalwedd dylunio yn ceisio datrys y broblem hon trwy ychwanegu paramedrau at gyfyngiadau. Agwedd fwyaf datblygedig y dull hwn yw’r gallu i nodi manylebau mecanyddol sy’n adlewyrchu nodweddion trydanol mewnol amrywiol yn llawn. Ar ôl ymgorffori’r rhain yn nyluniad PCB, gall y feddalwedd ddylunio ddefnyddio’r wybodaeth hon i reoli’r cynllun awtomatig a’r offeryn llwybro.

When the subsequent production process changes, there is no need to redesign. The designers simply update the process characteristic parameters, and the relevant constraints can be changed automatically. Yna gall y dylunydd redeg DRC (Gwiriad Rheol Dylunio) i benderfynu a yw’r broses newydd yn torri unrhyw reolau dylunio eraill ac i ddarganfod pa agweddau ar y dyluniad y dylid eu newid i gywiro’r holl wallau.

Gellir mewnbynnu cyfyngiadau ar ffurf ymadroddion mathemategol, gan gynnwys cysonion, gweithredwyr amrywiol, fectorau, a chyfyngiadau dylunio eraill, gan ddarparu system baramedredig sy’n cael ei gyrru gan reolau i ddylunwyr. Constraints can even be entered as look-up tables, stored in a design file on a PCB or schematic. Mae gwifrau PCB, lleoliad ardal ffoil copr, ac offer gosodiad yn dilyn y cyfyngiadau a gynhyrchir gan yr amodau hyn, ac mae DRC yn gwirio bod y dyluniad cyfan yn cydymffurfio â’r cyfyngiadau hyn, gan gynnwys lled llinell, bylchau, a gofynion gofod fel cyfyngiadau arwynebedd ac uchder.

Rheolaeth hierarchaidd

Un o brif fuddion cyfyngiadau paramedrig yw y gellir eu graddio. Er enghraifft, gellir defnyddio’r rheol lled llinell fyd-eang fel cyfyngiad dylunio yn y dyluniad cyfan. Wrth gwrs, ni all rhai rhanbarthau neu nodau gopïo’r egwyddor hon, felly gellir osgoi’r cyfyngiad lefel uwch a gellir mabwysiadu’r cyfyngiad lefel is yn y dyluniad hierarchaidd. Mae Parametric Constraint Solver, Golygydd Cyfyngiadau o ACCEL Technologies, yn cael cyfanswm o 7 lefel:

1. Cyfyngiadau dylunio ar gyfer pob gwrthrych nad oes ganddo unrhyw gyfyngiadau eraill.

2. Cyfyngiadau hierarchaeth, wedi’u cymhwyso i wrthrychau ar lefel benodol.

3. Mae cyfyngiad math nod yn berthnasol i bob nod o fath penodol.

4. Node constraint: applies to a node.

5. Cyfyngiad rhyng-ddosbarth: yn nodi’r cyfyngiad rhwng nodau dau ddosbarth.

6. Spatial constraint, applied to all devices in a space.

7. Cyfyngiadau dyfeisiau, wedi’u gosod ar ddyfais sengl.

Mae’r meddalwedd yn dilyn cyfyngiadau dylunio amrywiol o ddyfeisiau unigol i’r rheolau dylunio cyfan, ac yn dangos trefn cymhwysiad y rheolau hyn yn y dyluniad trwy gyfrwng graffeg.

Example 1: Line width = F (impedance, layer spacing, dielectric constant, copper foil height). Dyma enghraifft o sut y gellir defnyddio cyfyngiadau paramedrig fel rheolau dylunio i reoli rhwystriant. Fel y soniwyd uchod, mae rhwystriant yn swyddogaeth o gysonyn dielectrig, pellter i’r haen linell agosaf, lled ac uchder gwifren gopr. Ers i’r rhwystriant sy’n ofynnol gan ddyluniad gael ei bennu, gellir cymryd y pedwar paramedr hyn yn fympwyol fel newidynnau perthnasol i ailysgrifennu’r fformiwla rhwystriant. Yn y rhan fwyaf o achosion, gall dylunwyr reoli lled llinell yn unig.

Because of this, the constraints on line width are functions of impedance, dielectric constant, distance to the nearest line layer, and height of the copper foil. Os diffinnir y fformiwla fel cyfyngiad hierarchaidd a pharamedrau’r broses weithgynhyrchu fel cyfyngiad ar lefel dylunio, bydd y feddalwedd yn addasu lled y llinell yn awtomatig i wneud iawn pan fydd yr haen linell a ddyluniwyd yn newid. Yn yr un modd, os cynhyrchir y bwrdd cylched a ddyluniwyd mewn proses wahanol a bod uchder y ffoil copr yn cael ei newid, gellir ailgyfrifo’r rheolau perthnasol yn y lefel ddylunio yn awtomatig trwy newid paramedrau uchder y ffoil copr.

Example 2: Device interval = Max (default interval, F (device height, detection Angle).Mantais amlwg defnyddio cyfyngiadau paramedr a gwirio rheolau dylunio yw bod y dull paramedredig yn gludadwy ac yn cael ei fonitro pan fydd newidiadau dylunio yn digwydd. This example shows how device spacing can be determined by process characteristics and test requirements. The formula above shows that device spacing is a function of device height and detection Angle.

Mae’r Angle canfod fel arfer yn gysonyn ar gyfer y bwrdd cyfan, felly gellir ei ddiffinio ar lefel y dyluniad. Wrth wirio ar beiriant gwahanol, gellir diweddaru’r dyluniad cyfan yn syml trwy nodi gwerthoedd newydd ar lefel y dyluniad. Ar ôl nodi’r paramedrau perfformiad peiriant newydd, gall y dylunydd wybod a yw’r dyluniad yn ymarferol trwy redeg y DRC yn unig i wirio a yw bylchiad y ddyfais yn gwrthdaro â’r gwerth bylchau newydd, sy’n llawer haws na dadansoddi, cywiro ac yna gwneud cyfrifiadau caled yn ôl i’r gofynion bylchau newydd.

Beth ellir ei ddefnyddio i gyfyngu ar ddyluniad PCB?

Enghraifft 3: Cynllun y gydran,Yn ogystal â threfnu gwrthrychau a chyfyngiadau dylunio, gellir defnyddio rheolau dylunio hefyd ar gyfer cynllun cydrannau, hynny yw, gall ganfod ble i osod dyfeisiau heb achosi gwallau yn seiliedig ar gyfyngiadau. Amlygir yn ffigur 1 yw cwrdd â chyfyngiadau ffisegol (megis egwyl ac ymyl y bylchau plât a’r ddyfais) lle, uchafbwyntiau ffigur 2 yw cwrdd â’r ardaloedd lleoli dyfeisiau â chyfyngiadau trydanol, megis hyd llinell uchaf, mae ffigur 3 yn dangos yn unig yr ardal o gyfyngiad gofod, yn olaf, ffigur 4 yw croestoriad tair rhan gyntaf y llun, dyma gynllun yr ardal effeithiol, Devices placed in this region can satisfy all constraints.

Beth ellir ei ddefnyddio i gyfyngu ar ddyluniad PCB？

Mewn gwirionedd, gall cynhyrchu cyfyngiadau mewn modd modiwlaidd wella eu cynaliadwyedd a’u hailddefnydd yn fawr. New expressions can be generated by referring to the constraint parameters of different layers in the previous stage, for example, the line width of the top layer depends on the distance of the top layer and the height of the copper wire, and the variables Temp and Diel_Const in the design level. Note that design rules are displayed in descending order, and changing a higher-level constraint immediately affects all expressions that refer to that constraint.

Beth ellir ei ddefnyddio i gyfyngu ar ddyluniad PCB？

Dylunio ailddefnyddio a dogfennaeth

Parametric constraints, not only can significantly improve the initial design process, and reuse of engineering change and design more useful, the constraint can be used as part of the design, system and documents, if not only in engineer or designer’s mind, so when they turn to other projects may be slowly forget. Mae dogfennau cyfyngu yn dogfennu’r rheolau perfformiad trydanol i’w dilyn yn ystod y broses ddylunio ac yn rhoi cyfle i eraill ddeall bwriadau’r dylunydd fel y gellir cymhwyso’r rheolau hyn yn hawdd i brosesau gweithgynhyrchu newydd neu eu newid yn unol â gofynion perfformiad trydanol. Future multiplexers can also know the exact design rules and make changes by entering new process requirements without having to guess how line widths were obtained.

This article conclusion

Mae’r golygydd cyfyngiadau paramedr yn hwyluso cynllun a llwybro PCB o dan gyfyngiadau aml-ddimensiwn, ac am y tro cyntaf mae’n galluogi gwirio meddalwedd llwybro awtomatig a rheolau dylunio yn llawn yn erbyn gofynion trydanol a phroses cymhleth, yn hytrach na dibynnu ar brofiad neu reolau dylunio syml yn unig. o fawr o ddefnydd. The result is a design that can achieve a one-time success, reducing or even eliminating prototype debugging.