Ki sa ki ka itilize pou anpeche konsepsyon PCB？

Konpleksite la ogmante nan Pkb design considerations, such as clock, cross talk, impedance, detection, and manufacturing processes, often forces designers to repeat a lot of layout, verification, and maintenance work. Editè a kontrent paramèt kodifye paramèt sa yo nan fòmil ede konsèpteur pi byen fè fas ak paramèt sa yo pafwa kontradiktwa pandan konsepsyon ak pwodiksyon an.

Nan dènye ane yo, Layout PCB ak kondisyon routage yo te vin pi konplèks, ak kantite tranzistò nan sikwi entegre yo te ogmante jan sa prevwa nan Lwa Moore a, ki fè aparèy pi vit ak chak batman kè pi kout sou tan an monte, osi byen ke ogmante kantite broch – souvan 500 a 2,000. Tout bagay sa yo kreye dansite, revèy, ak pwoblèm kwazyè lè y ap desine yon PCB.

Kèk ane de sa, pifò PCBS te gen sèlman yon ti ponyen nan “kritik” nœuds (privye), tipikman defini kòm kontrent sou enpedans, longè, ak clearance. Konsèpteur PCB ta manyèlman wout wout sa yo ak Lè sa a, sèvi ak lojisyèl otomatize gwo-echèl routage nan sikwi a tout antye. PCBS Jodi a souvan gen 5,000 oswa plis nœuds, plis pase 50% nan yo ki kritik. Due to the time to market pressure, manual wiring is not possible at this point. Moreover, not only has the number of critical nodes increased, but the constraints on each node have also increased.

These constraints are mainly due to the correlation parameters and design requirements of more and more complex, for example, the two linear interval may depend on an and node voltage and circuit board materials are related functions, digital IC rise time decreases of high speed and low clock speed can influence the design, due to pulse faster and to establish and maintain a shorter time, In addition, as an important part of the total delay of high-speed circuit design, interconnect delay is also very important for low-speed design.

Kèk nan pwoblèm sa yo ta pi fasil pou rezoud si ankadreman yo te pi gwo, men tandans lan se nan direksyon opoze a. Akòz kondisyon yo nan reta interconnexion ak pake dansite segondè, tablo sikwi a ap vin pi piti ak pi piti, se konsa konsepsyon sikwi dansite segondè parèt, ak règleman konsepsyon miniaturizasyon yo dwe swiv. Reduced rise times combined with these miniaturized design rules make crosstalk noise an increasingly prominent problem, and ball grid arrays and other high-density packages themselves exacerbate crosstalk, switching noise, and ground bounce.

Kontrent fiks ki egziste

Apwòch tradisyonèl la nan pwoblèm sa yo se tradwi kondisyon elektrik ak pwosesis nan paramèt kontrent fiks pa eksperyans, valè default, nimewo tab, oswa metòd kalkil. Pou egzanp, yon enjenyè desine yon sikwi ka premye detèmine yon enpedans rated ak Lè sa a, “estime” yon lajè liy rated reyalize enpedans la vle ki baze sou kondisyon pwosesis final la, oswa itilize yon tab kalkil oswa pwogram aritmetik teste pou entèferans ak Lè sa a, travay soti kontrent yo longè.

This approach typically requires a set of empirical data to be designed as a basic guideline for PCB designers so that they can leverage this data when designing with automatic layout and routing tools. Pwoblèm nan ak apwòch sa a se ke done anpirik se yon prensip jeneral, ak pi fò nan tan an yo kòrèk, men pafwa yo pa travay oswa mennen nan rezilta sa ki mal.

Ann sèvi ak egzanp pou detèmine enpedans anwo a pou wè erè metòd sa a ka lakòz. Faktè ki gen rapò ak enpedans gen ladan pwopriyete yo Dielectric nan materyèl la tablo, wotè nan FOIL kwiv la, distans ki genyen ant kouch yo ak kouch nan tè / pouvwa, ak lajè liy lan. Depi twa premye paramèt yo jeneralman detèmine pa pwosesis pwodiksyon an, konsèpteur yo anjeneral itilize lajè liy pou kontwole enpedans. Since the distance from each line layer to the ground or power layer is different, it is clearly a mistake to use the same empirical data for each layer. This is compounded by the fact that the manufacturing process or circuit board characteristics used during development can change at any time.

Pifò nan tan sa yo pwoblèm yo pral ekspoze nan etap nan pwodiksyon pwototip, jeneral la se yo chèche konnen pwoblèm nan nan reparasyon an tablo sikwi oswa redesign yo rezoud konsepsyon an tablo. Pri a nan fè sa se segondè, epi ranje souvan kreye pwoblèm adisyonèl ki mande pou plis debogaj, ak pèt la nan revni akòz tan reta nan mache byen lwen depase pri a nan debogaj.Almost every electronics manufacturer faces this problem, which ultimately boils down to the inability of traditional PCB design software to keep up with the realities of current electrical performance requirements. It is not as simple as empirical data on mechanical design.

Ki sa ki ka itilize pou limite konsepsyon PCB?

Solisyon: Paramètize kontrent

Koulye a, vandè lojisyèl konsepsyon eseye rezoud pwoblèm sa a lè yo ajoute paramèt kontrent. Aspè ki pi avanse nan apwòch sa a se kapasite pou presize espesifikasyon mekanik ki konplètman reflete divès kalite karakteristik elektrik entèn yo. Yon fwa sa yo enkòpore nan konsepsyon PCB la, lojisyèl konsepsyon an ka itilize enfòmasyon sa a pou kontwole Layout otomatik ak zouti routage.

When the subsequent production process changes, there is no need to redesign. The designers simply update the process characteristic parameters, and the relevant constraints can be changed automatically. Lè sa a, designer a ka kouri DRC (Design Rule Check) pou detèmine si nouvo pwosesis la vyole nenpòt lòt règleman konsepsyon epi chèche konnen ki aspè nan konsepsyon yo ta dwe chanje pou korije tout erè yo.

Kontrent yo ka antre nan fòm ekspresyon matematik, ki gen ladan konstan, divès kalite operatè, vektè, ak lòt kontrent konsepsyon, bay konsèpteur yo ak yon sistèm paramètize règ ki kondwi. Constraints can even be entered as look-up tables, stored in a design file on a PCB or schematic. Fil elektrik PCB, kote kwiv papye, ak zouti layout swiv kontrent yo ki te pwodwi pa kondisyon sa yo, ak DRC verifye ke konsepsyon an tout antye konfòme yo ak kontrent sa yo, ki gen ladan lajè liy, espas, ak kondisyon espas tankou restriksyon zòn ak wotè.

Jesyon yerarchize

Youn nan benefis prensipal yo nan kontrent paramètize se yo ke yo ka klase. Pou egzanp, règ la lajè liy mondyal ka itilize kòm yon kontrent konsepsyon nan konsepsyon an antye. Natirèlman, kèk rejyon oswa nœuds pa ka kopye prensip sa a, se konsa ka kontrent la ki pi wo-nivo dwe iyore ak kontrent la pi ba-nivo nan konsepsyon yerarchize a ka adopte. Parametrik kontrent Solver, Yon editè kontrent soti nan ACCEL teknoloji, yo bay yon total de 7 nivo:

1. Design kontrent pou tout objè ki pa gen okenn lòt kontrent.

2. Kontrent yerachi, aplike nan objè nan yon sèten nivo.

3. Kontrent tip ne aplike nan tout ne yon kalite sèten.

4. Node constraint: applies to a node.

5. Entra-klas kontrent: endike kontrent ki genyen ant nœuds nan de klas yo.

6. Spatial constraint, applied to all devices in a space.

7. Kontrent Aparèy, aplike nan yon aparèy sèl.

Lojisyèl an swiv kontrent konsepsyon divès kalite soti nan aparèy endividyèl nan règleman yo konsepsyon antye, epi li montre lòd aplikasyon an nan règleman sa yo nan desen an pa fason pou grafik.

Example 1: Line width = F (impedance, layer spacing, dielectric constant, copper foil height). Isit la se yon egzanp sou ki jan kontrent paramètize ka itilize kòm règleman konsepsyon kontwole enpedans. Kòm mansyone pi wo a, enpedans se yon fonksyon nan dyelèktrik konstan, distans ki pi pre kouch liy lan, lajè ak wotè nan fil kwiv. Depi enpedans ki nesesè nan konsepsyon yo te detèmine, kat paramèt sa yo ka abitrèman pran kòm varyab ki enpòtan pou reyekri fòmil enpedans lan. Nan pifò ka yo, konsèpteur yo ka kontwole sèlman lajè liy lan.

Because of this, the constraints on line width are functions of impedance, dielectric constant, distance to the nearest line layer, and height of the copper foil. Si fòmil la defini kòm yon kontrent yerarchize ak paramèt pwosesis fabrikasyon an kòm yon kontrent konsepsyon-nivo, lojisyèl an pral otomatikman ajiste lajè liy lan pou konpanse lè kouch liy ki fèt la chanje. Menm jan an tou, si tablo sikwi ki fèt la pwodui nan yon pwosesis diferan epi wotè FOIL kwiv la chanje, règleman ki enpòtan nan nivo konsepsyon an ka rekalkile otomatikman pa chanje paramèt wotè FOIL kwiv yo.

Example 2: Device interval = Max (default interval, F (device height, detection Angle).Benefis la evidan nan lè l sèvi avèk tou de kontrent paramèt ak règleman konsepsyon tcheke se ke apwòch la paramètize se pòtab ak kontwole lè chanjman konsepsyon rive. This example shows how device spacing can be determined by process characteristics and test requirements. The formula above shows that device spacing is a function of device height and detection Angle.

Ang deteksyon an se nòmalman yon konstan pou tablo a tout antye, kidonk li ka defini nan nivo konsepsyon an. Lè w ap tcheke sou yon machin diferan, ka konsepsyon an tout antye dwe mete ajou tou senpleman pa antre nan nouvo valè nan nivo konsepsyon an. Aprè nouvo paramèt pèfòmans machin yo antre, designer a ka konnen si wi ou non konsepsyon an se posib pa senpleman kouri DRC a yo tcheke si aparèy la espas konfli ak valè a espas nouvo, ki se pi fasil pase analize, korije ak Lè sa a, fè kalkil difisil selon nan kondisyon yo ki nouvo espas.

Ki sa ki ka itilize pou limite konsepsyon PCB?

Egzanp 3: Layout eleman,Anplis de sa nan òganize objè konsepsyon ak kontrent, règleman konsepsyon kapab tou itilize pou Layout eleman, se sa ki, li ka detekte ki kote yo mete aparèy san yo pa sa ki lakòz erè ki baze sou kontrent. Mete aksan sou nan figi 1 se satisfè kontrent fizik (tankou entèval ak kwen nan espas la plak ak aparèy) aparèy zòn kote, figi 2 en se satisfè zòn yo plasman aparèy elektrik contrainte, tankou longè liy maksimòm, figi 3 montre sèlman zòn nan nan kontrent espas, finalman, figi 4 se entèseksyon an nan premye twa pati yo nan foto a, sa a se Layout nan zòn efikas, Devices placed in this region can satisfy all constraints.