Trong những năm gần đây, để đáp ứng nhu cầu thu nhỏ của một số sản phẩm điện tử tiêu dùng cao cấp, việc tích hợp chip ngày càng cao, khoảng cách chân BGA ngày càng gần (nhỏ hơn hoặc bằng 0.4pitch), Bố cục PCB ngày càng trở nên nhỏ gọn hơn và mật độ định tuyến ngày càng lớn hơn. Công nghệ Anylayer (thứ tự tùy ý) được áp dụng để cải thiện thông lượng thiết kế mà không ảnh hưởng đến hiệu suất chẳng hạn như tính toàn vẹn của tín hiệu, Đây là bảng đấu dây in đa lớp cấu trúc IVH ALIVH bất kỳ lớp nào.
Đặc tính kỹ thuật của bất kỳ lớp nào xuyên qua lỗ
So với các đặc điểm của công nghệ HDI, ưu điểm của ALIVH là tính tự do thiết kế được tăng lên rất nhiều và có thể đục lỗ tự do giữa các lớp, điều mà công nghệ HDI không thể đạt được. Nói chung, các nhà sản xuất trong nước đạt được cấu trúc phức tạp, nghĩa là, giới hạn thiết kế của HDI là bảng HDI bậc ba. Bởi vì HDI không hoàn toàn sử dụng khoan laser và lỗ chôn ở lớp bên trong sử dụng lỗ cơ học, yêu cầu của đĩa lỗ lớn hơn nhiều so với lỗ laser và các lỗ cơ học chiếm không gian trên lớp đi qua. Vì vậy, nói chung, so với việc khoan tùy tiện của công nghệ ALIVH, đường kính lỗ rỗng của tấm lõi bên trong cũng có thể sử dụng lỗ nhỏ 0.2mm, vẫn là một khoảng cách lớn. Do đó, không gian đi dây của bảng ALIVH có lẽ cao hơn nhiều so với HDI. Đồng thời, chi phí và độ khó xử lý của ALIVH cũng cao hơn so với quy trình HDI. Như trong hình 3, nó là một giản đồ của ALIVH.
Thử thách thiết kế vias trong bất kỳ lớp nào
Lớp tùy ý thông qua công nghệ hoàn toàn lật đổ phương pháp thiết kế truyền thống. Nếu bạn vẫn cần đặt vias trong các lớp khác nhau, điều đó sẽ làm tăng độ khó quản lý. Dụng cụ thiết kế cần có khả năng khoan thông minh, có thể kết hợp chia cắt theo ý muốn.
Cadence thêm phương pháp thay thế dây dựa trên lớp làm việc vào phương pháp đi dây truyền thống dựa trên lớp thay thế dây, như thể hiện trong Hình 4: bạn có thể kiểm tra lớp có thể thực hiện đường vòng trong bảng lớp làm việc, sau đó bấm đúp vào lỗ để chọn bất kỳ lớp nào để thay thế dây.
Ví dụ về thiết kế ALIVH và chế tạo tấm:
Thiết kế ELIC 10 tầng
Nền tảng OMAP4
Điện trở chôn, công suất chôn và các thành phần nhúng
Cần tích hợp cao và thu nhỏ các thiết bị cầm tay để truy cập Internet và mạng xã hội tốc độ cao. Hiện tại dựa trên công nghệ HDI 4-n-4. Tuy nhiên, để đạt được mật độ kết nối cao hơn cho thế hệ công nghệ mới tiếp theo, trong lĩnh vực này, việc nhúng các bộ phận thụ động hoặc thậm chí tích cực vào PCB và chất nền có thể đáp ứng các yêu cầu trên. Khi bạn thiết kế điện thoại di động, máy ảnh kỹ thuật số và các sản phẩm điện tử tiêu dùng khác, lựa chọn thiết kế hiện tại là xem xét cách nhúng các bộ phận thụ động và tích cực vào PCB và chất nền. Phương pháp này có thể hơi khác vì bạn sử dụng các nhà cung cấp khác nhau. Một ưu điểm khác của các bộ phận nhúng là công nghệ này cung cấp khả năng bảo vệ quyền sở hữu trí tuệ chống lại cái gọi là thiết kế ngược. Allegro PCB editor có thể cung cấp các giải pháp công nghiệp. Trình chỉnh sửa Allegro PCB cũng có thể làm việc chặt chẽ hơn với bảng HDI, bảng linh hoạt và các bộ phận nhúng. Bạn có thể nhận được các thông số và ràng buộc chính xác để hoàn thành việc thiết kế các bộ phận nhúng. Thiết kế của các thiết bị nhúng không chỉ có thể đơn giản hóa quá trình SMT mà còn cải thiện đáng kể độ sạch của sản phẩm.
Khả năng chống chôn vùi và thiết kế công suất
Điện trở chôn, còn được gọi là điện trở chôn hoặc điện trở phim, là ép vật liệu kháng đặc biệt lên bề mặt cách điện, sau đó thu được giá trị điện trở cần thiết thông qua quá trình in, khắc và các quy trình khác, sau đó ép nó cùng với các lớp PCB khác để tạo thành lớp cản mặt phẳng. Công nghệ sản xuất phổ biến của bảng in đa lớp kháng chôn vùi PTFE có thể đạt được điện trở cần thiết.
Điện dung chôn vùi sử dụng vật liệu có mật độ điện dung cao và giảm khoảng cách giữa các lớp để tạo thành điện dung liên tấm đủ lớn để đóng vai trò tách và lọc của hệ thống cung cấp điện, để giảm điện dung rời rạc cần thiết trên bo mạch và đạt được các đặc tính lọc tần số cao tốt hơn. Vì độ tự cảm ký sinh của điện dung chôn rất nhỏ, điểm tần số cộng hưởng của nó sẽ tốt hơn điện dung thường hoặc điện dung ESL thấp.
Do sự trưởng thành của quy trình và công nghệ và nhu cầu thiết kế tốc độ cao cho hệ thống cấp điện, công nghệ chôn lấp công suất được áp dụng ngày càng nhiều. Sử dụng công nghệ chôn lấp, trước hết ta phải tính kích thước của điện dung bản phẳng Hình 6 Công thức tính điện dung bản phẳng
Trong đó:
C là điện dung của tụ chôn (điện dung bản)
A là diện tích của các tấm phẳng. Trong hầu hết các thiết kế, rất khó để tăng diện tích giữa các tấm phẳng khi kết cấu được xác định
D_ K là hằng số điện môi của môi trường giữa các bản và điện dung giữa các bản tỷ lệ thuận với hằng số điện môi
K là độ cho phép chân không, còn được gọi là độ chân không cho phép. Nó là một hằng số vật lý với giá trị 8.854 187 818 × 10-12 farad / M (F / M);
H là độ dày giữa các mặt phẳng, và điện dung giữa các tấm tỷ lệ nghịch với độ dày. Vì vậy, muốn thu được điện dung lớn, chúng ta cần giảm độ dày của lớp xen phủ. Vật liệu điện dung chôn theo c-ply 3M có thể đạt được độ dày điện môi xen kẽ là 0.56mil và hằng số điện môi bằng 16 làm tăng đáng kể điện dung giữa các tấm.
Sau khi tính toán, vật liệu điện dung chôn c-ply 3M có thể đạt được điện dung giữa các tấm là 6.42nf trên inch vuông.
Đồng thời, cũng cần sử dụng công cụ mô phỏng PI để mô phỏng trở kháng mục tiêu của PDN, để xác định sơ đồ thiết kế điện dung của bo mạch đơn và tránh thiết kế dự phòng của điện dung chôn và điện dung rời rạc. Hình 7 cho thấy kết quả mô phỏng PI của thiết kế công suất chôn lấp, chỉ xem xét ảnh hưởng của điện dung giữa các bảng mạch mà không thêm ảnh hưởng của điện dung rời rạc. Có thể thấy, chỉ với việc tăng công suất chôn, hiệu suất của toàn bộ đường cong trở kháng công suất đã được cải thiện rất nhiều, đặc biệt là trên 500MHz, là dải tần mà tụ lọc rời cấp bo mạch rất khó hoạt động. Bảng tụ điện có thể làm giảm trở kháng nguồn một cách hiệu quả.