Through the analysis of the parasitic characteristics of vias, we can see that in high-speed PCB design, seemingly simple vias often bring great negative effects to circuit design. In order to reduce the adverse effects caused by the parasitic effects of the vias, the following can be done in the design:

1. Considering the cost and signal quality, choose a reasonable size via size. For example, for the 6-10 layer memory module PCB design, it is better to use 10/20Mil (drilled/pad) vias. For some high-density small-size boards, you can also try to use 8/18Mil. hole. Under current technical conditions, it is difficult to use smaller vias. For power or ground vias, you can consider using a larger size to reduce impedance.

2. The two formulas discussed above can be concluded that using a thinner PCB is beneficial to reduce the two parasitic parameters of the via.

3. Probeer om nie die lae van die seinspore op die PCB-bord te verander nie, dit wil sê, probeer om nie onnodige vias te gebruik nie.

4. Die krag- en grondpenne moet naby geboor word, en die leiding tussen die via en die pen moet so kort as moontlik wees, want dit sal die induktansie verhoog. Terselfdertyd moet die krag- en grondleiding so dik as moontlik wees om impedansie te verminder.

5. Plaas ‘n paar gegronde vias naby die vias van die seinlaag om die naaste lus vir die sein te verskaf. Dit is selfs moontlik om ‘n groot aantal oortollige grond-via’s op die PCB-bord te plaas. Natuurlik moet die ontwerp buigsaam wees. Die via-model wat vroeër bespreek is, is die geval waar daar pads op elke laag is. Soms kan ons die pads van sommige lae verminder of selfs verwyder. Veral wanneer die digtheid van vias baie hoog is, kan dit lei tot die vorming van ‘n breekgroef wat die lus in die koperlaag skei. Om hierdie probleem op te los, kan ons, benewens die posisie van die via, ook oorweeg om die via op die koperlaag te plaas. Die padgrootte word verminder.