এই কাগজটি ফোকাস করে পিসিবি আইপি ব্যবহার করে ডিজাইনার, এবং আরও আইপি সাপোর্ট করার জন্য টপোলজি প্ল্যানিং এবং রাউটিং টুল ব্যবহার করে, পুরো পিসিবি ডিজাইন দ্রুত সম্পন্ন করুন। আপনি চিত্র 1 থেকে দেখতে পাচ্ছেন, ডিজাইন ইঞ্জিনিয়ারের দায়িত্ব হল অল্প সংখ্যক প্রয়োজনীয় উপাদান স্থাপন এবং তাদের মধ্যে সমালোচনামূলক আন্তconসংযোগ পথের পরিকল্পনা করে আইপি প্রাপ্ত করা। একবার আইপি পাওয়া গেলে, আইপি তথ্য পিসিবি ডিজাইনারদের প্রদান করা যেতে পারে যারা বাকি নকশা করে।

পিসিবি ডিজাইনাররা কিভাবে পিসিবি ডিজাইন দ্রুত সম্পন্ন করতে টপোলজি প্ল্যানিং এবং ওয়্যারিং টুল ব্যবহার করতে পারেন

চিত্র 1: ডিজাইন ইঞ্জিনিয়াররা আইপি পান, পিসিবি ডিজাইনাররা আইপি সাপোর্ট করার জন্য টপোলজি প্ল্যানিং এবং ওয়্যারিং টুল ব্যবহার করে, দ্রুত পুরো পিসিবি ডিজাইন সম্পন্ন করে।

ডিজাইন ইঞ্জিনিয়ার এবং পিসিবি ডিজাইনারদের মধ্যে সঠিক ডিজাইনের অভিপ্রায় পেতে ইন্টারঅ্যাকশন এবং পুনরাবৃত্তির প্রক্রিয়ার মধ্য দিয়ে যাওয়ার পরিবর্তে, ডিজাইন ইঞ্জিনিয়াররা ইতিমধ্যেই এই তথ্য পেয়েছে এবং ফলাফলগুলি মোটামুটি সঠিক, যা পিসিবি ডিজাইনারদের অনেক সাহায্য করে। অনেক ডিজাইনে, ডিজাইন ইঞ্জিনিয়ার এবং পিসিবি ডিজাইনার ইন্টারেক্টিভ লেআউট এবং ওয়্যারিং করেন, যা উভয় পক্ষের মূল্যবান সময় ব্যয় করে। Histতিহাসিকভাবে, মিথস্ক্রিয়া প্রয়োজন, কিন্তু সময়সাপেক্ষ এবং অদক্ষ। ডিজাইন ইঞ্জিনিয়ার দ্বারা প্রদত্ত প্রাথমিক পরিকল্পনা সঠিক উপাদান, বাস প্রস্থ, বা পিন আউটপুট সংকেত ছাড়া একটি ম্যানুয়াল অঙ্কন হতে পারে।

যদিও টপোলজি প্ল্যানিং কৌশল ব্যবহার করে প্রকৌশলীরা কিছু উপাদানগুলির লেআউট এবং আন্তconসংযোগ ক্যাপচার করতে পারেন যেহেতু পিসিবি ডিজাইনাররা ডিজাইনের সাথে জড়িত, ডিজাইনের জন্য অন্যান্য উপাদানগুলির লেআউট, অন্যান্য আইও এবং বাস স্ট্রাকচার এবং সমস্ত আন্তconসংযোগ ক্যাপচার করতে হতে পারে।

পিসিবি ডিজাইনারদের টপোলজি পরিকল্পনা গ্রহণ করতে হবে এবং অনুকূল বিন্যাস এবং মিথস্ক্রিয়া পরিকল্পনা অর্জনের জন্য নির্ধারিত এবং আনলেড উপাদানগুলির সাথে যোগাযোগ করতে হবে, যার ফলে পিসিবি নকশা দক্ষতা উন্নত হবে।

সমালোচনামূলক এবং উচ্চ-ঘনত্বের ক্ষেত্রগুলি স্থাপন করা এবং টপোলজি পরিকল্পনা গ্রহণের পরে, চূড়ান্ত টপোলজি পরিকল্পনার আগে লেআউটটি সম্পন্ন করা যেতে পারে। অতএব, কিছু টপোলজি পথ বিদ্যমান লেআউটের সাথে কাজ করতে হতে পারে। যদিও তারা কম অগ্রাধিকার, তারা এখনও সংযুক্ত করা প্রয়োজন। এইভাবে পরিকল্পনার অংশগুলি উপাদানগুলির বিন্যাসের চারপাশে তৈরি হয়েছিল। উপরন্তু, পরিকল্পনার এই স্তরের অন্যান্য সংকেতগুলিকে প্রয়োজনীয় অগ্রাধিকার দিতে আরও বিস্তারিত প্রয়োজন হতে পারে।

বিস্তারিত টপোলজি পরিকল্পনা

চিত্র 2 উপাদানগুলি স্থাপন করার পরে তাদের বিশদ বিন্যাস দেখায়। বাসটিতে মোট 17 টি বিট রয়েছে এবং তাদের মোটামুটি সুসংগঠিত সংকেত প্রবাহ রয়েছে।

পিসিবি ডিজাইনাররা কিভাবে পিসিবি ডিজাইন দ্রুত সম্পন্ন করতে টপোলজি প্ল্যানিং এবং ওয়্যারিং টুল ব্যবহার করতে পারেন

চিত্র 2: এই বাসগুলির জন্য নেটওয়ার্ক লাইনগুলি উচ্চ অগ্রাধিকার সহ টপোলজি পরিকল্পনা এবং বিন্যাসের ফলাফল।

এই বাসের পরিকল্পনা করার জন্য, পিসিবি ডিজাইনারদের বিদ্যমান বাধা, স্তর নকশা নিয়ম এবং অন্যান্য গুরুত্বপূর্ণ সীমাবদ্ধতাগুলি বিবেচনা করতে হবে। এই অবস্থার কথা মাথায় রেখে, তারা বাসের জন্য টপোলজি পথ তৈরি করেছে যেমন চিত্র 3 এ দেখানো হয়েছে।

পিসিবি ডিজাইনাররা কিভাবে পিসিবি ডিজাইন দ্রুত সম্পন্ন করতে টপোলজি প্ল্যানিং এবং ওয়্যারিং টুল ব্যবহার করতে পারেন

চিত্র 3: পরিকল্পিত বাস।

চিত্র 3 এ, বিস্তারিত “1” কম্পোনেন্ট পিন থেকে বিস্তারিত “2” এর দিকে যাওয়ার টপোলজিক্যাল পথের জন্য “লাল” এর উপরের স্তরের কম্পোনেন্ট পিনগুলি বের করে। এই অংশের জন্য ব্যবহৃত অপ্রকাশিত এলাকা এবং কেবল প্রথম স্তরটিকে কেবলিং স্তর হিসাবে চিহ্নিত করা হয়। এটি একটি নকশা দৃষ্টিকোণ থেকে সুস্পষ্ট বলে মনে হয়, এবং রাউটিং অ্যালগরিদম লাল রঙের সাথে সংযুক্ত উপরের স্তর সহ টপোলজিকাল পথ ব্যবহার করবে। যাইহোক, কিছু বাধা স্বয়ংক্রিয়ভাবে এই নির্দিষ্ট বাসটি রাউটিং করার আগে অন্যান্য স্তর রাউটিং বিকল্পগুলির সাথে অ্যালগরিদম প্রদান করতে পারে।

যেহেতু বাসটি প্রথম স্তরে টাইট ট্রেসগুলিতে সংগঠিত হয়, ডিজাইনার তৃতীয় স্তরে স্থানান্তরের পরিকল্পনা করতে শুরু করেন বিস্তারিত 3, বাসটি পুরো পিসিবি জুড়ে কত দূরত্ব ভ্রমণ করে তা বিবেচনা করে। লক্ষ্য করুন যে তৃতীয় স্তরের এই টপোলজিকাল পথটি উপরের স্তরের চেয়ে বিস্তৃত কারণ প্রতিবন্ধকতা মিটানোর জন্য অতিরিক্ত জায়গা প্রয়োজন। উপরন্তু, নকশা স্তর রূপান্তর জন্য সঠিক অবস্থান (17 গর্ত) নির্দিষ্ট করে।

যেহেতু টপোলজিক্যাল পথ চিত্র 3-এর ডান-কেন্দ্রের অংশকে “4” বিশদভাবে অনুসরণ করে, তাই টপোলজিক্যাল পাথ সংযোগ এবং পৃথক কম্পোনেন্ট পিন থেকে অনেকগুলি একক-বিট টি-আকৃতির জংশন আঁকা প্রয়োজন। পিসিবি ডিজাইনারের পছন্দ হল সংযোগের পিনের সংযোগের জন্য 3 স্তর এবং অন্যান্য স্তরের মাধ্যমে সংযোগ প্রবাহের অধিকাংশ রাখা। তাই তারা মূল বান্ডেল থেকে লেয়ার 4 (গোলাপী) পর্যন্ত সংযোগ নির্দেশ করার জন্য একটি টপোলজি এলাকা আঁকেন এবং এই একক-বিট টি-আকৃতির পরিচিতিগুলি স্তর 2 এর সাথে সংযোগ স্থাপন করে এবং তারপর অন্যান্য থ্রু-হোল ব্যবহার করে ডিভাইস পিনের সাথে সংযোগ স্থাপন করে।

টপোলজিক্যাল পাথগুলি সক্রিয় ডিভাইসগুলিকে সংযুক্ত করতে 3 “লেভেলে বিস্তারিত” 5 “পর্যন্ত চলতে থাকে। এই সংযোগগুলি তখন সক্রিয় পিনের থেকে সক্রিয় ডিভাইসের নীচে একটি পুল-ডাউন প্রতিরোধকের সাথে সংযুক্ত থাকে। লেয়ার 3 থেকে লেয়ার 1 পর্যন্ত সংযোগ নিয়ন্ত্রণের জন্য ডিজাইনার আরেকটি টপোলজি এলাকা ব্যবহার করেন, যেখানে কম্পোনেন্ট পিনগুলি সক্রিয় ডিভাইস এবং পুল-ডাউন রেজিস্টারে বিভক্ত।

এই স্তরের বিস্তারিত পরিকল্পনা সম্পন্ন করতে প্রায় 30 সেকেন্ড সময় লেগেছে। একবার এই পরিকল্পনাটি ধরা পড়লে, পিসিবি ডিজাইনার অবিলম্বে রুট করতে বা আরও টপোলজি পরিকল্পনা তৈরি করতে চাইতে পারেন, এবং তারপর স্বয়ংক্রিয় রাউটিং সহ সমস্ত টপোলজি পরিকল্পনা সম্পন্ন করতে পারেন। পরিকল্পনার সমাপ্তি থেকে স্বয়ংক্রিয় তারের ফলাফল পর্যন্ত 10 সেকেন্ডেরও কম। গতি আসলে কোন ব্যাপার না, এবং প্রকৃতপক্ষে এটি সময়ের অপচয় যদি ডিজাইনারের উদ্দেশ্যগুলি উপেক্ষা করা হয় এবং স্বয়ংক্রিয় তারের মান খারাপ হয়। নিম্নলিখিত চিত্রগুলি স্বয়ংক্রিয় তারের ফলাফল দেখায়।

টপোলজি রাউটিং

উপরের বাম থেকে শুরু করে, কম্পোনেন্ট পিন থেকে সমস্ত তারগুলি স্তর 1 এ অবস্থিত, যেমন ডিজাইনার দ্বারা প্রকাশ করা হয়েছে এবং চিত্র 1 -এ বিবরণ “2” এবং “4” -এর মতো একটি শক্ত বাস কাঠামোতে সংকুচিত করা হয়েছে। স্তর 1 এবং স্তর 3 এর মধ্যে রূপান্তরটি “3” বিশদভাবে সঞ্চালিত হয় এবং একটি খুব স্থান-গ্রাসকারী থ্রু-হোল রূপ নেয়। আবার, প্রতিবন্ধকতা ফ্যাক্টরটি বিবেচনায় নেওয়া হয়, তাই লাইনগুলি প্রশস্ত এবং আরও বেশি ব্যবধানযুক্ত, যেমনটি প্রকৃত প্রস্থ পথ দ্বারা উপস্থাপিত হয়।

পিসিবি ডিজাইনাররা কিভাবে পিসিবি ডিজাইন দ্রুত সম্পন্ন করতে টপোলজি প্ল্যানিং এবং ওয়্যারিং টুল ব্যবহার করতে পারেন

চিত্র 4: টপোলজি 1 এবং 3 দিয়ে রাউটিং এর ফলাফল।

চিত্র 4 এ “5” বিস্তারিতভাবে দেখানো হয়েছে, সিঙ্গেল-বিট টি-টাইপ জংশনের জন্য গর্ত ব্যবহার করার কারণে টপোলজি পথ বড় হয়ে যায়। এখানে পরিকল্পনাটি আবার এই একক-বিট টি-টাইপ এক্সচেঞ্জ পয়েন্টগুলির জন্য ডিজাইনারের উদ্দেশ্যকে প্রতিফলিত করে, লেয়ার 3 থেকে লেয়ার 4 পর্যন্ত ওয়্যারিং। তদতিরিক্ত, তৃতীয় স্তরের ট্রেসটি খুব শক্ত, যদিও এটি সন্নিবেশের গর্তে কিছুটা প্রসারিত হয়, তবে শীঘ্রই এটি গর্তটি অতিক্রম করার পরে আবার আঁটসাঁট হয়ে যায়।

পিসিবি ডিজাইনাররা কিভাবে পিসিবি ডিজাইন দ্রুত সম্পন্ন করতে টপোলজি প্ল্যানিং এবং ওয়্যারিং টুল ব্যবহার করতে পারেন

চিত্র 5: বিস্তারিত 4 টপোলজি সহ রাউটিং এর ফলাফল।

চিত্র 6 বিস্তারিত “5” এ স্বয়ংক্রিয় তারের ফলাফল দেখায়। লেয়ার 3 এ সক্রিয় ডিভাইস সংযোগের জন্য লেয়ার 1 এ রূপান্তর প্রয়োজন। থ্রু-হোলগুলি কম্পোনেন্ট পিনের উপরে সুন্দরভাবে সাজানো থাকে এবং লেয়ার 1 ওয়্যারটি প্রথমে সক্রিয় কম্পোনেন্টের সাথে এবং তারপর লেয়ার 1 পুল-ডাউন রেসিস্টারের সাথে সংযুক্ত থাকে।

পিসিবি ডিজাইনাররা কিভাবে পিসিবি ডিজাইন দ্রুত সম্পন্ন করতে টপোলজি প্ল্যানিং এবং ওয়্যারিং টুল ব্যবহার করতে পারেন

চিত্র 6: বিস্তারিত 5 টপোলজি সহ রাউটিং এর ফলাফল।

উপরের উদাহরণের উপসংহার হল যে 17 টি বিট চারটি ভিন্ন ধরণের ডিভাইসে বিশদভাবে বর্ণনা করা হয়েছে, যা স্তর এবং পথ নির্দেশের জন্য ডিজাইনারের উদ্দেশ্যকে প্রতিনিধিত্ব করে, যা প্রায় 30 সেকেন্ডের মধ্যে ধরা যায়। তারপর উচ্চ মানের স্বয়ংক্রিয় তারের বাহিত হতে পারে, প্রয়োজনীয় সময় প্রায় 10 সেকেন্ড।

ওয়্যারিং থেকে টপোলজি প্ল্যানিং পর্যন্ত অ্যাবস্ট্রাকশনের মাত্রা বাড়িয়ে, মোট আন্তconসংযোগের সময় অনেক কমে যায় এবং ডিজাইনাররা ঘনত্ব সম্পর্কে সত্যিই স্পষ্ট বোঝেন এবং আন্তconসংযোগ শুরু হওয়ার আগে নকশাটি সম্পন্ন করার সম্ভাবনা, যেমন কেন এই সময়ে তারের সংযোগ রাখা নকশা? কেন পরিকল্পনা সঙ্গে এগিয়ে যান এবং পিছনে তারের যোগ না? কখন পূর্ণ টপোলজি পরিকল্পনা করা হবে? যদি উপরের উদাহরণটি বিবেচনা করা হয়, একটি প্ল্যানের বিমূর্ততা অন্য প্ল্যানের সাথে ব্যবহার করা যেতে পারে বরং 17 টি পৃথক নেটওয়ার্কের সাথে অনেক লাইন সেগমেন্ট এবং প্রতিটি নেটওয়ার্কে অনেকগুলি গর্তের সাথে ব্যবহার করা যেতে পারে, একটি ধারণা যা ইঞ্জিনিয়ারিং চেঞ্জ অর্ডার (ECO) বিবেচনা করার সময় বিশেষভাবে গুরুত্বপূর্ণ। ।

ইঞ্জিনিয়ারিং চেঞ্জ অর্ডার (ECO)

নিম্নলিখিত উদাহরণে, FPGA পিন আউটপুট অসম্পূর্ণ। নকশা প্রকৌশলীরা পিসিবি ডিজাইনারদের এই সত্যটি অবহিত করেছেন, কিন্তু নির্ধারিত কারণে, এফপিজিএ পিন আউটপুট সম্পন্ন হওয়ার আগে তাদের যতটা সম্ভব নকশা এগিয়ে নিতে হবে।

পরিচিত পিন আউটপুটের ক্ষেত্রে, পিসিবি ডিজাইনার এফপিজিএ স্পেস পরিকল্পনা করতে শুরু করে, এবং একই সময়ে, ডিজাইনারের অন্যান্য ডিভাইস থেকে এফপিজিএ -তে লিডগুলি বিবেচনা করা উচিত। IO কে FPGA এর ডান দিকে রাখার পরিকল্পনা করা হয়েছিল, কিন্তু এখন এটি FPGA এর বাম দিকে রয়েছে, যার ফলে পিন আউটপুট মূল পরিকল্পনা থেকে সম্পূর্ণ ভিন্ন। যেহেতু ডিজাইনাররা উচ্চতর বিমূর্ততায় কাজ করে, তারা এফপিজিএর চারপাশে সমস্ত তারের সরানোর ওভারহেড অপসারণ করে এবং টপোলজি পাথ পরিবর্তনের সাথে প্রতিস্থাপন করে এই পরিবর্তনগুলি সামঞ্জস্য করতে পারে।

যাইহোক, এটি শুধুমাত্র FPGas প্রভাবিত হয় না; এই নতুন পিন আউটপুটগুলি সংশ্লিষ্ট ডিভাইস থেকে বেরিয়ে আসা লিডগুলিকেও প্রভাবিত করে। ফ্ল্যাট-এনক্যাপসুলেটেড লিড এন্ট্রি পাথকে সামঞ্জস্য করার জন্য পথের শেষটিও চলে যায়; অন্যথায়, টুইস্ট-পেয়ার ক্যাবলগুলি টুইস্ট করা হবে, উচ্চ ঘনত্বের PCB- এ মূল্যবান স্থান নষ্ট করবে। এই বিটগুলির জন্য মোচড়ানোর জন্য তারের এবং ছিদ্রের জন্য অতিরিক্ত জায়গা প্রয়োজন, যা নকশা পর্বের শেষে পূরণ নাও হতে পারে। যদি সময়সূচী কঠোর ছিল, এই সমস্ত রুটে এই ধরনের সমন্বয় করা অসম্ভব। বিষয় হল যে টপোলজি পরিকল্পনা একটি উচ্চ স্তরের বিমূর্ততা প্রদান করে, তাই এই ECO গুলি বাস্তবায়ন করা অনেক সহজ।

স্বয়ংক্রিয় রাউটিং অ্যালগরিদম যা ডিজাইনারের অভিপ্রায় অনুসরণ করে একটি পরিমাণ অগ্রাধিকার উপর মানের অগ্রাধিকার নির্ধারণ করে। যদি একটি গুণগত সমস্যা চিহ্নিত করা হয়, তবে দুটি কারণে, একটি নিম্নমানের তারের উৎপাদনের পরিবর্তে সংযোগটি ব্যর্থ হতে দেওয়া ঠিক। প্রথমত, এই ওয়্যারিংটিকে খারাপ ফলাফল এবং অন্যান্য ওয়্যারিং অপারেশন যা স্বয়ংক্রিয়ভাবে ওয়্যারিংয়ের সাথে পরিষ্কার করার চেয়ে ব্যর্থ সংযোগটি সংযুক্ত করা সহজ। দ্বিতীয়ত, ডিজাইনারের অভিপ্রায় সম্পন্ন করা হয় এবং সংযোগের মান নির্ধারণের জন্য ডিজাইনারকে ছেড়ে দেওয়া হয়। যাইহোক, এই ধারণাগুলি কেবল তখনই কার্যকর হয় যদি ব্যর্থ তারের সংযোগগুলি তুলনামূলকভাবে সহজ এবং স্থানীয় হয়।

একটি ভাল উদাহরণ হল 100% পরিকল্পিত সংযোগ অর্জনের জন্য একটি ক্যাবলারের অক্ষমতা। গুণের বলি দেওয়ার পরিবর্তে, কিছু পরিকল্পনা ব্যর্থ হতে দিন, কিছু সংযোগহীন তারের পিছনে রেখে দিন। সমস্ত তারগুলি টপোলজি পরিকল্পনার দ্বারা পরিচালিত হয়, তবে সমস্ত উপাদান পিনের দিকে পরিচালিত করে না। এটি নিশ্চিত করে যে ব্যর্থ সংযোগের জন্য জায়গা আছে এবং তুলনামূলকভাবে সহজ সংযোগ প্রদান করে।

এই নিবন্ধের সারাংশ

টপোলজি প্ল্যানিং এমন একটি টুল যা ডিজিটাল সিগন্যালাইজড পিসিবি ডিজাইন প্রক্রিয়ার সাথে কাজ করে এবং ডিজাইন ইঞ্জিনিয়ারদের কাছে সহজেই অ্যাক্সেসযোগ্য, কিন্তু জটিল পরিকল্পনা বিবেচনার জন্য এটির নির্দিষ্ট স্থানিক, স্তর এবং সংযোগ প্রবাহ ক্ষমতাও রয়েছে। পিসিবি ডিজাইনাররা ডিজাইনের শুরুতে বা ডিজাইন ইঞ্জিনিয়ার তাদের আইপি পাওয়ার পরে টপোলজি প্ল্যানিং টুল ব্যবহার করতে পারেন, তার উপর নির্ভর করে কে এই নমনীয় টুল ব্যবহার করছে তাদের নকশা পরিবেশের জন্য সবচেয়ে উপযুক্ত।

টপোলজি ক্যাবলার কেবল ডিজাইনারের পরিকল্পনা বা উচ্চমানের ক্যাবলিং ফলাফল প্রদানের অভিপ্রায় অনুসরণ করে। টপোলজি প্ল্যানিং, যখন ECO- এর সম্মুখীন হয়, পৃথক সংযোগের তুলনায় কাজ করা অনেক দ্রুত হয়, এইভাবে টপোলজি ক্যাবলারকে ECO আরো দ্রুত গ্রহণ করতে সক্ষম করে, দ্রুত এবং সঠিক ফলাফল প্রদান করে।