PCB డిజైన్‌ను త్వరగా పూర్తి చేయడానికి PCB డిజైనర్లు టోపోలాజీ ప్లానింగ్ మరియు వైరింగ్ టూల్స్‌ని ఎలా ఉపయోగించగలరు?

This paper focuses on the PCB IP ని ఉపయోగించే డిజైనర్లు, మరియు IP కి సపోర్ట్ చేయడానికి టోపోలాజీ ప్లానింగ్ మరియు రూటింగ్ టూల్స్ ఉపయోగించి, మొత్తం PCB డిజైన్‌ను త్వరగా పూర్తి చేయండి. మీరు మూర్తి 1 నుండి చూడగలిగినట్లుగా, డిజైన్ ఇంజనీర్ యొక్క బాధ్యత IP ని పొందడం ద్వారా అవసరమైన సంఖ్యలో చిన్న భాగాలను ఏర్పాటు చేయడం మరియు వాటి మధ్య క్లిష్టమైన ఇంటర్‌కనెక్ట్ మార్గాలను ప్లాన్ చేయడం. IP పొందిన తర్వాత, మిగిలిన డిజైన్ చేసే PCB డిజైనర్లకు IP సమాచారం అందించబడుతుంది.

PCB డిజైన్‌ను త్వరగా పూర్తి చేయడానికి PCB డిజైనర్లు టోపోలాజీ ప్లానింగ్ మరియు వైరింగ్ టూల్స్‌ని ఎలా ఉపయోగించగలరు

మూర్తి 1: డిజైన్ ఇంజనీర్లకు IP లభిస్తుంది, PCB డిజైనర్లు IP కి మద్దతు ఇవ్వడానికి టోపోలాజీ ప్లానింగ్ మరియు వైరింగ్ టూల్స్‌ని మరింతగా ఉపయోగిస్తున్నారు, మొత్తం PCB డిజైన్‌ను త్వరగా పూర్తి చేస్తారు.

సరైన డిజైన్ ఉద్దేశాన్ని పొందడానికి డిజైన్ ఇంజనీర్లు మరియు PCB డిజైనర్‌ల మధ్య పరస్పర చర్య మరియు పునరావృత ప్రక్రియకు బదులుగా, డిజైన్ ఇంజనీర్లు ఇప్పటికే ఈ సమాచారాన్ని పొందారు మరియు ఫలితాలు చాలా ఖచ్చితమైనవి, ఇది PCB డిజైనర్లకు చాలా సహాయపడుతుంది. అనేక డిజైన్లలో, డిజైన్ ఇంజనీర్లు మరియు PCB డిజైనర్లు ఇంటరాక్టివ్ లేఅవుట్ మరియు వైరింగ్ చేస్తారు, ఇది రెండు వైపులా విలువైన సమయాన్ని తీసుకుంటుంది. చారిత్రాత్మకంగా, ఇంటరాక్టివిటీ అవసరం, కానీ సమయం తీసుకుంటుంది మరియు అసమర్థమైనది. డిజైన్ ఇంజనీర్ అందించిన ప్రారంభ ప్రణాళిక సరైన భాగాలు, బస్సు వెడల్పు లేదా పిన్ అవుట్‌పుట్ సూచనలు లేకుండా కేవలం మాన్యువల్ డ్రాయింగ్ కావచ్చు.

PCB డిజైనర్లు డిజైన్‌లో పాలుపంచుకోవడంతో టోపోలాజీ ప్లానింగ్ టెక్నిక్‌లను ఉపయోగించే ఇంజనీర్లు కొన్ని భాగాల లేఅవుట్ మరియు ఇంటర్‌కనక్షన్‌లను సంగ్రహించవచ్చు, అయితే డిజైన్‌కు ఇతర భాగాల లేఅవుట్, ఇతర IO మరియు బస్ నిర్మాణాలు మరియు అన్ని ఇంటర్‌కనెక్షన్‌లు అవసరం కావచ్చు.

PCB డిజైనర్లు టోపోలాజీ ప్లానింగ్‌ను అవలంబించాలి మరియు సరైన లేఅవుట్ మరియు ఇంటరాక్షన్ ప్లానింగ్ సాధించడానికి లేఅవుట్ మరియు అన్లైడ్ కాంపోనెంట్‌లతో ఇంటరాక్ట్ అవ్వాలి, తద్వారా PCB డిజైన్ సామర్థ్యాన్ని మెరుగుపరచాలి.

క్లిష్టమైన మరియు అధిక సాంద్రత ఉన్న ప్రాంతాలు వేయబడిన తరువాత మరియు టోపోలాజీ ప్రణాళిక పొందిన తరువాత, తుది టోపోలాజీ ప్రణాళికకు ముందు లేఅవుట్ పూర్తవుతుంది. అందువల్ల, కొన్ని టోపోలాజీ మార్గాలు ఇప్పటికే ఉన్న లేఅవుట్‌తో పని చేయాల్సి ఉంటుంది. వారు తక్కువ ప్రాధాన్యతతో ఉన్నప్పటికీ, వారు ఇప్పటికీ కనెక్ట్ చేయబడాలి. కాంపోనెంట్‌ల లేఅవుట్ చుట్టూ ప్రణాళికలో కొంత భాగం రూపొందించబడింది. అదనంగా, ఈ స్థాయి ప్రణాళిక ఇతర సంకేతాలకు అవసరమైన ప్రాధాన్యతను ఇవ్వడానికి మరింత వివరాలు అవసరం కావచ్చు.

వివరణాత్మక టోపోలాజీ ప్రణాళిక

మూర్తి 2 భాగాలు అమర్చిన తర్వాత వాటి యొక్క వివరణాత్మక లేఅవుట్‌ను చూపుతుంది. The bus has 17 bits in total, and they have a fairly well-organized signal flow.

మూర్తి 2: ఈ బస్సుల కోసం నెట్‌వర్క్ లైన్‌లు టోపోలాజీ ప్లానింగ్ మరియు అధిక ప్రాధాన్యత కలిగిన లేఅవుట్ ఫలితంగా ఉంటాయి.

ఈ బస్సును ప్లాన్ చేయడానికి, PCB డిజైనర్లు ఇప్పటికే ఉన్న అడ్డంకులు, లేయర్ డిజైన్ నియమాలు మరియు ఇతర ముఖ్యమైన అడ్డంకులను పరిగణించాలి. ఈ పరిస్థితులను దృష్టిలో ఉంచుకుని, వారు మూర్తి 3 లో చూపిన విధంగా బస్సు కోసం టోపోలాజీ మార్గాన్ని రూపొందించారు.

చిత్రం 3: ప్రణాళికాబద్ధమైన బస్సు.

మూర్తి 3 లో, వివరాలు “1” కాంపోనెంట్ పిన్‌ల నుండి వివరంగా “2” కు దారితీసే టోపోలాజికల్ మార్గం కోసం “రెడ్” పై పొరపై కాంపోనెంట్ పిన్‌లను వేస్తుంది. ఈ భాగం కోసం ఉపయోగించబడిన అన్‌కాప్సులేటెడ్ ప్రాంతం, మరియు మొదటి పొర మాత్రమే కేబుల్ లేయర్‌గా గుర్తించబడింది. డిజైన్ దృక్కోణం నుండి ఇది స్పష్టంగా కనిపిస్తుంది, మరియు రౌటింగ్ అల్గోరిథం ఎరుపుతో అనుసంధానించబడిన ఎగువ పొరతో టోపోలాజికల్ మార్గాన్ని ఉపయోగిస్తుంది. అయితే, ఈ ప్రత్యేక బస్సును ఆటోమేటిక్‌గా రూట్ చేయడానికి ముందు కొన్ని అడ్డంకులు ఇతర లేయర్ రూటింగ్ ఎంపికలతో అల్గోరిథంను అందించవచ్చు.

బస్సు మొదటి లేయర్ వద్ద గట్టి ట్రేస్‌లుగా నిర్వహించబడుతున్నందున, డిజైనర్ మొత్తం PCB అంతటా బస్సు ప్రయాణించే దూరాన్ని పరిగణనలోకి తీసుకొని, 3 వ లేయర్‌కు బదిలీని వివరాలు XNUMX వద్ద ప్లాన్ చేయడం ప్రారంభించాడు. మూడవ పొరపై ఉన్న ఈ టోపోలాజికల్ మార్గం ఎగువ పొర కంటే వెడల్పుగా ఉందని గమనించండి ఎందుకంటే ఇంపెడెన్స్‌ను కల్పించడానికి అదనపు స్థలం అవసరం. అదనంగా, డిజైన్ పొర మార్పిడి కోసం ఖచ్చితమైన స్థానాన్ని (17 రంధ్రాలు) నిర్దేశిస్తుంది.

టోపోలాజికల్ మార్గం ఫిగర్ 3 యొక్క కుడి-మధ్య భాగాన్ని “4” వివరంగా అనుసరిస్తున్నందున, టోపోలాజికల్ పాత్ కనెక్షన్‌లు మరియు వ్యక్తిగత కాంపోనెంట్ పిన్‌ల నుండి అనేక సింగిల్-బిట్ T- ఆకారపు జంక్షన్‌లను గీయాలి. PCB డిజైనర్ ఎంపిక ఏమిటంటే, కనెక్షన్ ప్రవాహంలో ఎక్కువ భాగం లేయర్ 3 మరియు ఇతర పొరల ద్వారా కాంపోనెంట్ పిన్‌లను కనెక్ట్ చేయడం. కాబట్టి వారు ప్రధాన బండిల్ నుండి లేయర్ 4 (పింక్) కు కనెక్షన్‌ను సూచించడానికి టోపోలాజీ ప్రాంతాన్ని గీసారు, మరియు ఈ సింగిల్-బిట్ T- ఆకారపు పరిచయాలు లేయర్ 2 కి కనెక్ట్ అయ్యి, ఆపై ఇతర త్రూ-హోల్స్ ఉపయోగించి పరికర పిన్‌లకు కనెక్ట్ అయ్యాయి.

క్రియాశీల పరికరాలను కనెక్ట్ చేయడానికి టోపోలాజికల్ మార్గాలు లెవల్ 3 వద్ద “5” వరకు కొనసాగుతాయి. ఈ కనెక్షన్‌లు యాక్టివ్ పిన్‌ల నుండి యాక్టివ్ డివైజ్ క్రింద ఉన్న పుల్-డౌన్ రెసిస్టర్‌కు కనెక్ట్ చేయబడతాయి. లేయర్ 3 నుండి లేయర్ 1 వరకు కనెక్షన్‌లను నియంత్రించడానికి డిజైనర్ మరొక టోపోలాజీ ప్రాంతాన్ని ఉపయోగిస్తాడు, ఇక్కడ కాంపోనెంట్ పిన్‌లను యాక్టివ్ పరికరాలుగా మరియు పుల్-డౌన్ రెసిస్టర్‌లుగా విభజించారు.

This level of detailed planning took about 30 seconds to complete. ఈ ప్లాన్ క్యాప్చర్ చేసిన తర్వాత, PCB డిజైనర్ వెంటనే రూట్ చేయాలనుకోవచ్చు లేదా తదుపరి టోపోలాజీ ప్లాన్‌లను సృష్టించవచ్చు, ఆపై ఆటోమేటిక్ రూటింగ్‌తో అన్ని టోపోలాజీ ప్లాన్‌లను పూర్తి చేయవచ్చు. ప్రణాళిక పూర్తయినప్పటి నుండి ఆటోమేటిక్ వైరింగ్ ఫలితాల వరకు 10 సెకన్ల కన్నా తక్కువ. వేగం నిజంగా పట్టింపు లేదు మరియు వాస్తవానికి డిజైనర్ ఉద్దేశాలు విస్మరించబడితే మరియు ఆటోమేటిక్ వైరింగ్ నాణ్యత తక్కువగా ఉంటే అది సమయం వృధా. కింది రేఖాచిత్రాలు ఆటోమేటిక్ వైరింగ్ ఫలితాలను చూపుతాయి.

టోపోలాజీ రూటింగ్

ఎగువ ఎడమవైపు నుండి, కాంపోనెంట్ పిన్‌ల నుండి అన్ని వైర్లు లేయర్ 1 లో ఉంటాయి, డిజైనర్ ద్వారా వ్యక్తీకరించబడింది మరియు మూర్తి 1 లో “2” మరియు “4” లో చూపిన విధంగా గట్టి బస్సు నిర్మాణంలోకి కంప్రెస్ చేయబడింది. స్థాయి 1 మరియు స్థాయి 3 మధ్య పరివర్తన వివరంగా “3” లో జరుగుతుంది మరియు చాలా ఖాళీని వినియోగించే రంధ్రం రూపంలో ఉంటుంది. మళ్ళీ, ఇంపెడెన్స్ కారకం పరిగణనలోకి తీసుకోబడింది, కాబట్టి వాస్తవ వెడల్పు మార్గం ద్వారా ప్రాతినిధ్యం వహిస్తున్నట్లుగా, పంక్తులు వెడల్పుగా మరియు మరింత ఖాళీగా ఉంటాయి.

మూర్తి 4: టోపోలాజీలు 1 మరియు 3 తో రూటింగ్ ఫలితాలు.

మూర్తి 4 లో వివరంగా “5” లో చూపినట్లుగా, సింగిల్-బిట్ టి-టైప్ జంక్షన్లకు అనుగుణంగా రంధ్రాలను ఉపయోగించాల్సిన అవసరం ఉన్నందున టోపోలాజీ మార్గం పెద్దదిగా మారుతుంది. Here the plan again reflects the designer’s intention for these single-bit T-type exchange points, wiring from layer 3 to layer 4. అదనంగా, మూడవ పొరపై ఉన్న ట్రేస్ చాలా గట్టిగా ఉంటుంది, ఇది చొప్పించే రంధ్రం వద్ద కొద్దిగా విస్తరించినప్పటికీ, రంధ్రం దాటిన తర్వాత అది వెంటనే మళ్లీ బిగుసుకుపోతుంది.

మూర్తి 5: వివరాలు 4 టోపోలాజీతో రూటింగ్ ఫలితం.

మూర్తి 6 ఆటోమేటిక్ వైరింగ్ ఫలితాన్ని “5” లో చూపిస్తుంది. లేయర్ 3 వద్ద యాక్టివ్ పరికర కనెక్షన్‌లకు లేయర్ 1 కి మార్పిడి అవసరం. త్రూ-హోల్స్ కాంపోనెంట్ పిన్‌ల పైన చక్కగా అమర్చబడి ఉంటాయి మరియు లేయర్ 1 వైర్ ముందుగా యాక్టివ్ కాంపోనెంట్‌కి మరియు తరువాత లేయర్ 1 పుల్-డౌన్ రెసిస్టర్‌కి కనెక్ట్ చేయబడింది.

మూర్తి 6: వివరాలు 5 టోపోలాజీతో రూటింగ్ ఫలితం.

పై ఉదాహరణ యొక్క ముగింపు ఏమిటంటే, 17 బిట్‌లు నాలుగు వేర్వేరు పరికర రకాలుగా వివరించబడ్డాయి, ఇది పొర మరియు మార్గం దిశ కోసం డిజైనర్ యొక్క ఉద్దేశ్యాన్ని సూచిస్తుంది, ఇది సుమారు 30 సెకన్లలో సంగ్రహించబడుతుంది. అప్పుడు అధిక నాణ్యత ఆటోమేటిక్ వైరింగ్ చేపట్టవచ్చు, అవసరమైన సమయం సుమారు 10 సెకన్లు.

వైరింగ్ నుండి టోపోలాజీ ప్లానింగ్‌కు సంగ్రహణ స్థాయిని పెంచడం ద్వారా, మొత్తం ఇంటర్‌కనెక్ట్ సమయం బాగా తగ్గిపోతుంది, మరియు డిజైనర్లకు సాంద్రత గురించి స్పష్టమైన అవగాహన ఉంది మరియు ఇంటర్‌కనెక్ట్ ప్రారంభమయ్యే ముందు డిజైన్‌ను పూర్తి చేయగల సామర్థ్యం ఉంది, ఈ సమయంలో వైరింగ్ ఎందుకు ఉంచాలి వంటివి డిజైన్? ప్లానింగ్‌తో ఎందుకు ముందుకు వెళ్లకూడదు మరియు వెనుక భాగంలో వైరింగ్‌ను జోడించకూడదు? పూర్తి టోపోలాజీని ఎప్పుడు ప్లాన్ చేస్తారు? పై ఉదాహరణను పరిగణనలోకి తీసుకుంటే, ఒక ప్రణాళిక యొక్క సంగ్రహాన్ని మరొక ప్రణాళికతో కాకుండా 17 ప్రత్యేక నెట్‌వర్క్‌లతో అనేక లైన్ సెగ్మెంట్‌లు మరియు ప్రతి నెట్‌వర్క్‌లో అనేక రంధ్రాలతో ఉపయోగించవచ్చు, ఇంజనీరింగ్ చేంజ్ ఆర్డర్ (ECO) ను పరిగణనలోకి తీసుకునేటప్పుడు ఇది చాలా ముఖ్యం. .

ఇంజనీరింగ్ చేంజ్ ఆర్డర్ (ECO)

కింది ఉదాహరణలో, FPGA పిన్ అవుట్‌పుట్ అసంపూర్ణంగా ఉంది. డిజైన్ ఇంజనీర్లు ఈ వాస్తవాన్ని PCB డిజైనర్లకు తెలియజేశారు, కానీ షెడ్యూల్ కారణాల వల్ల, FPGA పిన్ అవుట్‌పుట్ పూర్తయ్యేలోపు వీలైనంత వరకు వారు డిజైన్‌ను ముందుకు తీసుకెళ్లాలి.

తెలిసిన పిన్ అవుట్‌పుట్ విషయంలో, PCB డిజైనర్ FPGA స్పేస్‌ను ప్లాన్ చేయడం ప్రారంభిస్తాడు, అదే సమయంలో, డిజైనర్ ఇతర పరికరాల నుండి FPGA కి లీడ్స్‌ను పరిగణించాలి. IO FPGA యొక్క కుడి వైపున ఉండేలా ప్రణాళిక చేయబడింది, కానీ ఇప్పుడు అది FPGA యొక్క ఎడమ వైపున ఉంది, దీని వలన పిన్ అవుట్‌పుట్ అసలు ప్లాన్ నుండి పూర్తిగా భిన్నంగా ఉంటుంది. డిజైనర్లు అధిక స్థాయిలో సంగ్రహణలో పని చేస్తున్నందున, వారు FPGA చుట్టూ అన్ని వైరింగ్‌లను కదిలించే ఓవర్‌హెడ్‌ను తీసివేసి, టోపోలాజీ పాత్ సవరణలతో భర్తీ చేయడం ద్వారా ఈ మార్పులకు అనుగుణంగా ఉంటారు.

అయితే, ఇది ప్రభావితమైన FPGas మాత్రమే కాదు; ఈ కొత్త పిన్ అవుట్‌పుట్‌లు సంబంధిత పరికరాల నుండి వచ్చే లీడ్‌లను కూడా ప్రభావితం చేస్తాయి. ఫ్లాట్-ఎన్‌క్యాప్సులేటెడ్ లీడ్ ఎంట్రీ మార్గానికి అనుగుణంగా మార్గం ముగింపు కూడా కదులుతుంది; లేకపోతే, వక్రీకృత-జత కేబుల్స్ వక్రీకృతమవుతాయి, అధిక సాంద్రత కలిగిన PCB లో విలువైన స్థలాన్ని వృధా చేస్తుంది. ఈ బిట్‌ల కోసం మెలితిప్పినందుకు వైరింగ్ మరియు పెర్ఫరేషన్‌ల కోసం అదనపు స్థలం అవసరం, ఇది డిజైన్ దశ ముగింపులో కలుసుకోకపోవచ్చు. షెడ్యూల్ కఠినంగా ఉంటే, ఈ మార్గాలన్నింటికీ అలాంటి సర్దుబాట్లు చేయడం అసాధ్యం. పాయింట్ ఏమిటంటే టోపోలాజీ ప్లానింగ్ అధిక స్థాయి సంగ్రహణను అందిస్తుంది, కాబట్టి ఈ ECO లను అమలు చేయడం చాలా సులభం.

డిజైనర్ ఉద్దేశాన్ని అనుసరించే ఆటోమేటిక్ రూటింగ్ అల్గోరిథం పరిమాణ ప్రాధాన్యత కంటే నాణ్యమైన ప్రాధాన్యతను సెట్ చేస్తుంది. నాణ్యత సమస్య గుర్తించబడితే, రెండు కారణాల వల్ల, పేలవమైన-వైరింగ్ ఉత్పత్తి కాకుండా కనెక్షన్ విఫలం కావడం చాలా సరైనది. ముందుగా, చెడు ఫలితాలు మరియు వైరింగ్ ఆటోమేట్ చేసే ఇతర వైరింగ్ కార్యకలాపాలతో ఈ వైరింగ్‌ని శుభ్రం చేయడం కంటే విఫలమైన కనెక్షన్‌ను కనెక్ట్ చేయడం సులభం. రెండవది, డిజైనర్ ఉద్దేశం అమలు చేయబడుతుంది మరియు కనెక్షన్ నాణ్యతను నిర్ణయించడానికి డిజైనర్ మిగిలి ఉంది. అయితే, విఫలమైన వైరింగ్ యొక్క కనెక్షన్లు సాపేక్షంగా సరళమైనవి మరియు స్థానికీకరించినట్లయితే మాత్రమే ఈ ఆలోచనలు ఉపయోగపడతాయి.

100% ప్రణాళికాబద్ధమైన కనెక్షన్‌లను సాధించడానికి కేబులర్ అసమర్థత ఒక మంచి ఉదాహరణ. నాణ్యతను త్యాగం చేయడానికి బదులుగా, కొన్ని ప్లానింగ్ విఫలం కావడానికి అనుమతించండి, కొన్ని కనెక్ట్ చేయని వైరింగ్‌లను వదిలివేయండి. టోపోలాజీ ప్లానింగ్ ద్వారా అన్ని వైర్లు రూట్ చేయబడతాయి, కానీ అన్నీ కాంపోనెంట్ పిన్‌లకు దారితీయవు. ఇది విఫలమైన కనెక్షన్‌లకు స్థలం ఉందని మరియు సాపేక్షంగా సులభమైన కనెక్షన్‌ను అందిస్తుంది అని నిర్ధారిస్తుంది.

ఈ వ్యాసం సారాంశం

టోపోలాజీ ప్లానింగ్ అనేది డిజిటల్ సిగ్నలైజ్డ్ పిసిబి డిజైన్ ప్రాసెస్‌తో పనిచేసే సాధనం మరియు డిజైన్ ఇంజనీర్లకు సులభంగా అందుబాటులో ఉంటుంది, అయితే సంక్లిష్ట ప్లానింగ్ పరిగణనల కోసం ఇది నిర్దిష్ట ప్రాదేశిక, పొర మరియు కనెక్షన్ ఫ్లో సామర్థ్యాలను కూడా కలిగి ఉంది. PCB డిజైనర్లు డిజైన్ ప్రారంభంలో లేదా డిజైన్ ఇంజనీర్ వారి IP పొందిన తర్వాత టోపోలాజీ ప్లానింగ్ టూల్‌ని ఉపయోగించవచ్చు, వారి సౌకర్యవంతమైన టూల్‌ని ఎవరు తమ డిజైన్ వాతావరణానికి బాగా సరిపోతుందో దాన్ని బట్టి.

టోపోలాజీ కేబులర్లు కేవలం డిజైనర్ ప్లాన్ లేదా హై-క్వాలిటీ కేబులింగ్ ఫలితాలను అందించే ఉద్దేశాన్ని అనుసరిస్తాయి. టోపోలాజీ ప్లానింగ్, ECO ను ఎదుర్కొన్నప్పుడు, ప్రత్యేక కనెక్షన్‌ల కంటే వేగంగా పనిచేయడం చాలా వేగంగా ఉంటుంది, తద్వారా టోపోలాజీ కేబులర్ ECO ని మరింత వేగంగా స్వీకరించడానికి వీలు కల్పిస్తుంది, వేగవంతమైన మరియు ఖచ్చితమైన ఫలితాలను అందిస్తుంది.