Šiame straipsnyje daugiausia dėmesio skiriama PCB dizaineriai, naudojantys IP, ir toliau naudojant topologijos planavimo ir maršruto parinkimo įrankius, palaikančius IP, greitai užbaigia visą PCB dizainą. Kaip matote iš 1 paveikslo, projektavimo inžinierius yra atsakingas už IP gavimą, išdėstydamas nedidelį skaičių būtinų komponentų ir suplanuodamas svarbiausius jų sujungimo kelius. Gavus IP, informacija apie IP gali būti pateikta PCB dizaineriams, kurie atlieka likusią projekto dalį.

Kaip PCB dizaineriai gali naudoti topologijos planavimo ir laidų įrankius, kad greitai užbaigtų PCB dizainą

1 pav. Dizaino inžinieriai gauna IP, PCB dizaineriai toliau naudoja topologijos planavimo ir laidų įrankius, kad palaikytų IP, greitai užbaigtų visą PCB dizainą.

Užuot turėję atlikti projektavimo inžinierių ir PCB dizainerių sąveikos ir kartojimo procesą, kad gautume teisingą projektavimo tikslą, dizaino inžinieriai jau gauna šią informaciją, o rezultatai yra gana tikslūs, o tai labai padeda PCB dizaineriams. Daugelyje konstrukcijų dizaino inžinieriai ir PCB dizaineriai atlieka interaktyvų išdėstymą ir laidus, o tai užima vertingą laiką iš abiejų pusių. Istoriškai interaktyvumas yra būtinas, tačiau daug laiko reikalaujantis ir neefektyvus. Pradinis projektavimo inžinieriaus pateiktas planas gali būti tik rankinis brėžinys be tinkamų komponentų, magistralės pločio ar kaiščio išvesties ženklų.

Nors inžinieriai, naudojantys topologijos planavimo metodus, gali užfiksuoti kai kurių komponentų išdėstymą ir tarpusavio ryšius, kai į dizainą įsitraukia PCB dizaineriai, tačiau projektuojant gali prireikti kitų komponentų išdėstymo, užfiksuoti kitas IO ir magistralės struktūras ir visas jungtis.

PCB dizaineriai turi priimti topologijos planavimą ir sąveikauti su išdėstytais ir neapdorotais komponentais, kad būtų pasiektas optimalus išdėstymas ir sąveikos planavimas, taip pagerinant PCB dizaino efektyvumą.

Nustačius kritines ir didelio tankio sritis ir gavus topologijos planavimą, išdėstymas gali būti baigtas prieš galutinį topologijos planavimą. Todėl kai kuriems topologijos keliams gali tekti dirbti su esamu išdėstymu. Nors jie yra mažesnio prioriteto, jie vis tiek turi būti sujungti. Taigi dalis planavimo buvo sukurta atsižvelgiant į komponentų išdėstymą. Be to, šiam planavimo lygiui gali prireikti daugiau detalių, kad kitiems signalams būtų suteiktas reikiamas prioritetas.

Išsamus topologijos planavimas

2 paveiksle parodytas išsamus komponentų išdėstymas po jų išdėstymo. Autobusas iš viso turi 17 bitų ir turi gana gerai organizuotą signalo srautą.

Kaip PCB dizaineriai gali naudoti topologijos planavimo ir laidų įrankius, kad greitai užbaigtų PCB dizainą

2 pav. Šių magistralių tinklo linijos yra topologijos planavimo ir didesnio prioriteto išdėstymo rezultatas.

Norėdami planuoti šią magistralę, PCB dizaineriai turi atsižvelgti į esamas kliūtis, sluoksnių projektavimo taisykles ir kitus svarbius apribojimus. Atsižvelgdami į šias sąlygas, jie suplanavo autobuso topologijos kelią, kaip parodyta 3 paveiksle.

Kaip PCB dizaineriai gali naudoti topologijos planavimo ir laidų įrankius, kad greitai užbaigtų PCB dizainą

3 pav. Planuojamas autobusas.

3 paveiksle išsamiai „1“ išdėstyti komponentų kaiščiai viršutiniame „raudonos“ sluoksnyje, kad būtų galima nustatyti topologinį kelią, einantį nuo komponentų kaiščių iki detalės „2“. Šiai daliai naudojama neapsaugota sritis ir tik pirmasis sluoksnis yra identifikuojamas kaip kabelių sluoksnis. Projektavimo požiūriu tai atrodo akivaizdu, o maršruto algoritmas naudos topologinį kelią, o viršutinis sluoksnis bus prijungtas prie raudonos spalvos. Tačiau kai kurios kliūtys gali suteikti algoritmui kitas sluoksnio maršruto parinktis prieš automatiškai nukreipiant šią konkrečią magistralę.

Kadangi autobusas yra suskirstytas į griežtus pėdsakus pirmajame sluoksnyje, dizaineris pradeda planuoti perėjimą prie trečiojo sluoksnio 3 detalėje, atsižvelgdamas į atstumą, kurį autobusas nukeliauja per visą PCB. Atkreipkite dėmesį, kad šis trečiojo sluoksnio topologinis kelias yra platesnis už viršutinį sluoksnį, nes reikia papildomos vietos, kad būtų galima pritaikyti varžą. Be to, dizainas nurodo tikslią sluoksnio konversijos vietą (17 skylių).

Kadangi topologinis kelias eina po 3 paveikslo dešiniąją centrinę dalį iki detalės „4“, iš topologinio kelio jungčių ir atskirų komponentų kaiščių reikia nubrėžti daug vieno bitų T formos jungčių. PCB dizainerio pasirinkimas yra išlaikyti didžiausią jungties srautą 3 sluoksnyje ir per kitus sluoksnius, kad būtų galima prijungti komponentų kaiščius. Taigi jie nupiešė topologijos sritį, kad nurodytų ryšį iš pagrindinio ryšulio su 4 sluoksniu (rožinis), ir turėjo, kad šie vieno bitų T formos kontaktai būtų prijungti prie 2 sluoksnio, o po to prijungti prie prietaiso kaiščių naudojant kitas skylutes.

Topologiniai keliai tęsiami 3 lygiu, kad būtų galima išsamiai apibūdinti „5“, kad būtų galima prijungti aktyvius įrenginius. Tada šios jungtys yra prijungtos iš aktyvių kaiščių prie nuleidžiamojo rezistoriaus, esančio žemiau aktyvaus įrenginio. Dizaineris naudoja kitą topologijos sritį, kad reguliuotų jungtis nuo 3 sluoksnio iki 1 sluoksnio, kur komponentų kaiščiai yra suskirstyti į aktyvius įrenginius ir ištraukiamus rezistorius.

Šio detaliojo planavimo lygis užtruko apie 30 sekundžių. Kai šis planas bus užfiksuotas, PCB dizaineris gali norėti nedelsiant nukreipti arba sukurti tolesnius topologijos planus ir tada užbaigti visus topologijos planus automatiniu nukreipimu. Mažiau nei 10 sekundžių nuo planavimo pabaigos iki automatinio laidų sujungimo rezultatų. Greitis tikrai nesvarbus, ir iš tikrųjų tai yra laiko švaistymas, jei į dizainerio ketinimus nekreipiama dėmesio ir automatinė laidų kokybė yra prasta. Toliau pateiktose diagramose parodyti automatinio laidų sujungimo rezultatai.

Topologijos maršrutas

Pradedant nuo viršaus kairėje, visi komponento kaiščių laidai yra išdėstyti 1 sluoksnyje, kaip nurodė dizaineris, ir suspausti į sandarią magistralės struktūrą, kaip parodyta 1 paveiksle „2“ ir „4“. Perėjimas tarp 1 ir 3 lygio vyksta išsamiai „3“ ir yra labai daug vietos užimanti skylė. Vėlgi, atsižvelgiama į varžos koeficientą, todėl linijos yra platesnės ir labiau išdėstytos, kaip pavaizduotas faktinis pločio kelias.

Kaip PCB dizaineriai gali naudoti topologijos planavimo ir laidų įrankius, kad greitai užbaigtų PCB dizainą

4 pav. Maršruto su 1 ir 3 topologijomis rezultatai.

Kaip išsamiai parodyta „4“ 5 paveiksle, topologijos kelias tampa didesnis, nes reikia naudoti skyles, kad būtų galima pritaikyti vieno bitų T tipo sankryžas. Čia planas vėl atspindi dizainerio ketinimus dėl šių vieno bitų T tipo keitimo taškų, jungiančių nuo 3 iki 4 sluoksnio. Be to, pėdsakas ant trečiojo sluoksnio yra labai įtemptas, nors ir šiek tiek išsiplečia ties įterpimo anga, tačiau netrukus vėl įsitempia, praėjęs skylę.

Kaip PCB dizaineriai gali naudoti topologijos planavimo ir laidų įrankius, kad greitai užbaigtų PCB dizainą

5 pav. Maršruto su 4 detalės topologija rezultatas.

6 paveiksle pavaizduotas automatinio elektros instaliacijos rezultatas detaliau „5“. Aktyvius įrenginio ryšius 3 sluoksnyje reikia konvertuoti į 1 sluoksnį. Skylės yra tvarkingai išdėstytos virš komponentų kaiščių, o 1 sluoksnio viela pirmiausia yra prijungta prie aktyvaus komponento, o tada prie 1 sluoksnio ištraukiamojo rezistoriaus.

Kaip PCB dizaineriai gali naudoti topologijos planavimo ir laidų įrankius, kad greitai užbaigtų PCB dizainą

6 pav. Maršruto su 5 detalės topologija rezultatas.

Anksčiau pateikto pavyzdžio išvada yra ta, kad 17 bitų yra suskirstyti į keturis skirtingus įrenginių tipus, atspindinčius dizainerio ketinimą sluoksniui ir kelio krypčiai, kuriuos galima užfiksuoti maždaug per 30 sekundžių. Tada galima atlikti aukštos kokybės automatinius laidus, reikalingas laikas yra apie 10 sekundžių.

Padidinus abstrakcijos lygį nuo laidų iki topologijos planavimo, bendras sujungimo laikas žymiai sutrumpėja, o dizaineriai tikrai aiškiai supranta tankį ir galimybes užbaigti dizainą prieš pradedant jungtį, pvz., Kodėl tęsti laidus šiuo metu dizainas? Kodėl nepradėjus planuoti ir nepridedant laidų gale? Kada bus suplanuota visa topologija? Jei atsižvelgsime į aukščiau pateiktą pavyzdį, vieno plano surinkimas gali būti naudojamas su kitu planu, o ne su 17 atskirų tinklų, kuriuose yra daug linijų segmentų ir daug skylių kiekviename tinkle, o tai ypač svarbu svarstant inžinerinio pakeitimo užsakymą (ECO) .

Inžinerinių pakeitimų užsakymas (ECO)

Šiame pavyzdyje FPGA kaiščio išvestis yra neišsami. Projektavimo inžinieriai apie tai informavo PCB dizainerius, tačiau dėl tvarkaraščio priežasčių jie turi kiek įmanoma paspartinti dizainą, kol FPGA kaiščio išvestis bus baigta.

Esant žinomam kaiščio išėjimui, PCB dizaineris pradeda planuoti FPGA erdvę ir tuo pačiu metu dizaineris turėtų apsvarstyti laidus iš kitų įrenginių į FPGA. Planuojama, kad IO bus dešinėje FPGA pusėje, tačiau dabar jis yra kairėje FPGA pusėje, todėl kaiščio išvestis visiškai skiriasi nuo pradinio plano. Kadangi dizaineriai dirba aukštesniame abstrakcijos lygyje, jie gali pritaikyti šiuos pakeitimus pašalindami pridėtines išlaidas, susijusias su visų laidų perkėlimu aplink FPGA, ir pakeisdami juos topologijos kelio pakeitimais.

Tačiau tai paveikia ne tik FPGas; Šie nauji kaiščių išėjimai taip pat turi įtakos laidams, išeinantiems iš susijusių įrenginių. Kelio galas taip pat juda, kad tilptų plokščiai uždengtas švino įėjimo kelias; Priešingu atveju vytos poros kabeliai bus susukti, o tai praras vertingą vietą didelio tankio PCB. Šiems bitams sukti reikia papildomos vietos laidams ir perforacijoms, kurių projektavimo etapo pabaigoje gali nebūti. Jei tvarkaraštis būtų įtemptas, būtų neįmanoma atlikti visų šių maršrutų pakeitimų. Esmė ta, kad topologijos planavimas suteikia aukštesnį abstrakcijos lygį, todėl įgyvendinti šiuos EKO yra daug lengviau.

Automatinio maršruto nustatymo algoritmas, kuris atitinka dizainerio ketinimą, nustato kokybės prioritetą, o ne kiekybės prioritetą. Jei nustatoma kokybės problema, visiškai teisinga leisti ryšiui sugesti, o ne gaminti prastos kokybės laidus dėl dviejų priežasčių. Pirma, lengviau prijungti nepavykusį ryšį, nei išvalyti šį laidą su blogais rezultatais ir kitomis laidų operacijomis, kurios automatizuoja laidus. Antra, vykdomas projektuotojo ketinimas ir projektuotojui paliekama nustatyti ryšio kokybę. Tačiau šios idėjos yra naudingos tik tuo atveju, jei nesėkmingų laidų jungtys yra palyginti paprastos ir lokalizuotos.

Geras pavyzdys yra kabelio nesugebėjimas pasiekti 100% suplanuotų ryšių. Užuot aukoję kokybę, leiskite kai kuriems planams žlugti, palikdami kai kuriuos nesujungtus laidus. Visi laidai nukreipiami planuojant topologiją, tačiau ne visi veda prie komponentų kaiščių. Tai užtikrina, kad yra vietos nepavykusiems ryšiams, ir suteikia gana paprastą ryšį.

Šio straipsnio santrauka

Topologijos planavimas yra įrankis, kuris veikia su skaitmeniniu signalizuotu PCB projektavimo procesu ir yra lengvai prieinamas projektavimo inžinieriams, tačiau jis taip pat turi specifinių erdvinių, sluoksnių ir ryšio srautų galimybių sudėtingiems planavimo sumetimams. PCB dizaineriai gali naudoti topologijos planavimo įrankį projektavimo pradžioje arba projektavimo inžinieriui gavus savo IP, priklausomai nuo to, kas naudoja šį lankstų įrankį, kuris geriausiai tinka jų projektavimo aplinkai.

Topologijos kabeliai tiesiog laikosi dizainerio plano ar ketinimo pateikti aukštos kokybės kabelių rezultatus. Topologijos planavimas, susidūrus su ECO, yra daug greitesnis nei atskiri ryšiai, todėl topologinis kabelis greičiau priima ECO ir suteikia greitus ir tikslius rezultatus.