Как разработчики печатных плат могут использовать инструменты планирования топологии и электромонтажа для быстрого завершения проектирования печатной платы?

В этой статье основное внимание уделяется печатная плата Разработчики, использующие IP, а также инструменты планирования топологии и маршрутизации для поддержки IP, быстро завершают проектирование всей печатной платы. Как видно из рисунка 1, ответственность инженера-проектировщика заключается в том, чтобы получить IP путем размещения небольшого количества необходимых компонентов и планирования важнейших путей межсоединений между ними. После получения IP информация об IP может быть предоставлена разработчикам печатных плат, которые сделают остальную часть проектирования.

Как разработчики печатных плат могут использовать инструменты планирования топологии и электромонтажа для быстрого завершения проектирования печатной платы

Рис. 1. Инженеры-проектировщики получают IP, дизайнеры печатных плат дополнительно используют инструменты планирования топологии и электромонтажа для поддержки IP, быстро завершают проектирование всей печатной платы.

Вместо того, чтобы проходить через процесс взаимодействия и итераций между инженерами-проектировщиками и разработчиками печатных плат для достижения правильного замысла дизайна, инженеры-конструкторы уже получают эту информацию, а результаты довольно точны, что очень помогает разработчикам печатных плат. Во многих проектах инженеры-конструкторы и дизайнеры печатных плат выполняют интерактивную компоновку и электромонтаж, что отнимает драгоценное время с обеих сторон. Исторически интерактивность необходима, но требует много времени и неэффективна. Первоначальный план, предоставленный инженером-проектировщиком, может быть просто ручным рисунком без надлежащих компонентов, ширины шины или сигналов вывода.

В то время как инженеры, использующие методы планирования топологии, могут фиксировать компоновку и соединения некоторых компонентов по мере того, как проектировщики печатных плат принимают участие в проектировании, при проектировании может потребоваться компоновка других компонентов, захват других структур ввода-вывода и шин, а также всех соединений.

Разработчики печатных плат должны принять планирование топологии и взаимодействовать с разложенными и невыложенными компонентами для достижения оптимальной компоновки и планирования взаимодействия, тем самым повышая эффективность проектирования печатных плат.

После того, как критические области и области с высокой плотностью размещены и получено планирование топологии, компоновка может быть завершена перед окончательным планированием топологии. Следовательно, некоторые пути топологии могут работать с существующей компоновкой. Хотя они имеют более низкий приоритет, их все же необходимо подключить. Таким образом, часть планирования была связана с расположением компонентов. Кроме того, на этом уровне планирования может потребоваться более подробная информация, чтобы придать необходимый приоритет другим сигналам.

Детальное планирование топологии

На рисунке 2 показано подробное расположение компонентов после их размещения. Всего в шине 17 бит, и они имеют довольно хорошо организованный поток сигналов.

Рисунок 2: Сетевые линии для этих шин являются результатом планирования топологии и топологии с более высоким приоритетом.

Чтобы спланировать эту шину, разработчикам печатных плат необходимо учитывать существующие барьеры, правила проектирования слоев и другие важные ограничения. Помня об этих условиях, они наметили топологический путь для шины, как показано на рисунке 3.

Рисунок 3: Планируемый автобус.

На рисунке 3 деталь «1» размещает выводы компонента на верхнем слое «красного» топологического пути, ведущего от выводов компонента к детали «2». Неинкапсулированная область, используемая для этой части, и только первый слой идентифицируется как слой кабельной разводки. Это кажется очевидным с точки зрения дизайна, и алгоритм маршрутизации будет использовать топологический путь с верхним слоем, соединенным с красным. Однако некоторые препятствия могут предоставить алгоритму другие варианты маршрутизации уровня перед автоматической маршрутизацией этой конкретной шины.

Поскольку шина организована в виде плотных дорожек на первом уровне, разработчик начинает планировать переход к третьему слою на детали 3, принимая во внимание расстояние, которое шина проходит по всей печатной плате. Обратите внимание, что этот топологический путь на третьем уровне шире, чем на верхнем слое, из-за дополнительного пространства, необходимого для размещения импеданса. Кроме того, в проекте указано точное место (17 отверстий) для преобразования слоя.

Поскольку топологический путь следует за правой центральной частью рисунка 3 до детали «4», многие однобитовые Т-образные переходы необходимо вывести из соединений топологического пути и контактов отдельных компонентов. Выбор разработчика печатной платы состоит в том, чтобы сохранить большую часть потока соединений на уровне 3 и через другие слои для соединения выводов компонентов. Поэтому они нарисовали область топологии, чтобы указать соединение от основного пучка к слою 4 (розовый), и подключили эти однобитовые Т-образные контакты к слою 2, а затем подключили к контактам устройства с помощью других сквозных отверстий.

Топологические пути продолжаются с уровня 3 до детали «5» для подключения активных устройств. Эти соединения затем подключаются от активных контактов к понижающему резистору под активным устройством. Разработчик использует другую область топологии для регулирования соединений от уровня 3 к уровню 1, где выводы компонентов разделены на активные устройства и понижающие резисторы.

Этот уровень детального планирования занял около 30 секунд. Как только этот план записан, разработчик печатной платы может захотеть немедленно выполнить маршрутизацию или создать дополнительные планы топологии, а затем завершить все планы топологии с помощью автоматической маршрутизации. Менее 10 секунд от завершения планирования до результатов автоматической разводки. Скорость на самом деле не имеет значения, и на самом деле это пустая трата времени, если намерения разработчика игнорируются, а качество автоматической проводки оставляет желать лучшего. На следующих схемах показаны результаты автоматического подключения.

Маршрутизация топологии

Начиная с верхнего левого угла, все провода от выводов компонента расположены на уровне 1, как указано разработчиком, и сжаты в плотную шинную структуру, как показано в деталях «1» и «2» на рисунке 4. Переход между уровнем 1 и уровнем 3 происходит в деталях «3» и имеет форму очень объемного сквозного отверстия. Опять же, коэффициент импеданса принимается во внимание, поэтому линии становятся шире и разнесены на большее расстояние, что представлено фактической шириной пути.

Рисунок 4: Результаты маршрутизации с топологиями 1 и 3.

Как подробно показано «4» на рисунке 5, путь топологии становится больше из-за необходимости использовать отверстия для размещения однобитовых переходов Т-типа. Здесь план снова отражает намерение разработчика для этих однобитовых точек обмена T-типа, соединяющих слой 3 с уровнем 4. Вдобавок след на третьем слое очень плотный, хотя он немного расширяется в отверстии для вставки, но вскоре снова сужается после прохождения отверстия.

Рисунок 5: Результат маршрутизации с топологией детали 4.

На рисунке 6 показан результат автоматического подключения на детали «5». Подключения активных устройств на уровне 3 требуют преобразования в уровень 1. Сквозные отверстия аккуратно расположены над выводами компонента, и провод уровня 1 сначала подключается к активному компоненту, а затем к подтягивающему резистору уровня 1.

Рисунок 6: Результат маршрутизации с топологией детали 5.

Вывод из приведенного выше примера состоит в том, что 17 битов детализированы по четырем различным типам устройств, что отражает намерение разработчика в отношении уровня и направления пути, которые могут быть захвачены примерно за 30 секунд. Затем можно провести качественную автоматическую разводку, необходимое время около 10 секунд.

Повышая уровень абстракции от разводки до планирования топологии, общее время межсоединения значительно сокращается, и у проектировщиков есть действительно четкое представление о плотности и возможности завершить проектирование до начала межсоединения, например, зачем сохранять проводку на этом этапе в дизайн? Почему бы не продолжить планирование и не добавить проводку сзади? Когда будет запланирована полная топология? Если рассматривать приведенный выше пример, абстракция одного плана может использоваться с другим планом, а не с 17 отдельными сетями с множеством линейных сегментов и множеством дыр в каждой сети, концепция, которая особенно важна при рассмотрении Инженерного приказа о внесении изменений (ECO). .

Заказ на технические изменения (ECO)

В следующем примере вывод вывода ПЛИС неполный. Инженеры-проектировщики проинформировали разработчиков печатных плат об этом факте, но по причинам графика им необходимо продвинуть проект как можно дальше, прежде чем будет завершен вывод вывода ПЛИС.

В случае известного вывода контактов разработчик печатной платы начинает планировать пространство FPGA, и в то же время разработчик должен учитывать выводы от других устройств к FPGA. Планировалось, что ввод-вывод будет на правой стороне ПЛИС, но теперь он находится на левой стороне ПЛИС, в результате чего вывод выводов будет полностью отличаться от первоначального плана. Поскольку разработчики работают на более высоком уровне абстракции, они могут приспособиться к этим изменениям, устраняя накладные расходы на перемещение всей проводки вокруг ПЛИС и заменяя их модификациями пути топологии.

Однако затронуты не только ППГ; Эти новые штыревые выходы также влияют на выводы, выходящие из связанных устройств. Конец пути также перемещается, чтобы приспособиться к пути входа выводов с плоской инкапсуляцией; В противном случае кабели витой пары будут скручены, занимая ценное пространство на печатной плате высокой плотности. Скручивание этих долот требует дополнительного места для проводки и перфорации, что может не быть выполнено в конце этапа проектирования. Если бы график был плотным, было бы невозможно внести такие корректировки на все эти маршруты. Дело в том, что планирование топологии обеспечивает более высокий уровень абстракции, поэтому реализовать эти ECO намного проще.

Алгоритм автоматической маршрутизации, который следует замыслу проектировщика, устанавливает приоритет качества над приоритетом количества. Если обнаружена проблема качества, вполне правильно позволить соединению выйти из строя, а не производить некачественную проводку по двум причинам. Во-первых, легче подключить неудачное соединение, чем очистить эту проводку с плохими результатами и другие операции подключения, которые автоматизируют проводку. Во-вторых, замысел дизайнера выполняется, и дизайнеру остается определить качество соединения. Однако эти идеи полезны только в том случае, если соединения неисправной проводки относительно просты и локализованы.

Хороший пример – неспособность кабеллера достичь 100% запланированных соединений. Вместо того, чтобы жертвовать качеством, позвольте некоторому планированию потерпеть неудачу, оставив некоторую неподключенную проводку. Все провода проложены в соответствии с планом топологии, но не все ведут к выводам компонентов. Это гарантирует, что есть место для сбойных подключений, и обеспечивает относительно простое подключение.

Резюме этой статьи

Планирование топологии – это инструмент, который работает с процессом проектирования печатных плат с цифровой сигнализацией и легко доступен для инженеров-проектировщиков, но он также имеет определенные пространственные возможности, возможности слоев и потоков соединений для сложных задач планирования. Разработчики печатных плат могут использовать инструмент планирования топологии в начале проектирования или после того, как инженер-конструктор получит свой IP-адрес, в зависимости от того, кто использует этот гибкий инструмент для наилучшего соответствия своей среде проектирования.

Топологические кабели просто следуют плану проектировщика или стремятся обеспечить высококачественные результаты кабельной разводки. При планировании топологии при использовании ECO намного быстрее работать, чем при отдельных подключениях, что позволяет топологическому кабелю быстрее адаптировать ECO, обеспечивая быстрые и точные результаты.