Dette papir fokuserer på PCB designere, der bruger IP og yderligere bruger topologiplanlægnings- og routingsværktøjer til at understøtte IP, fuldender hurtigt hele PCB -designet. Som du kan se fra figur 1, er designingeniørens ansvar at opnå IP ved at lægge et lille antal nødvendige komponenter ud og planlægge kritiske forbindelsesveje mellem dem. Når IP’en er opnået, kan IP -informationen leveres til PCB -designere, der udfører resten af ​​designet.

Hvordan kan PCB -designere bruge topologiplanlægnings- og ledningsværktøjer til hurtigt at fuldføre PCB -design

Figur 1: Designingeniører får IP, PCB -designere bruger yderligere topologiplanlægning og ledningsværktøjer til at understøtte IP, fuldender hurtigt hele PCB -designet.

I stedet for at skulle gennemgå en proces med interaktion og iteration mellem designingeniører og PCB -designere for at få den korrekte designhensigt, får designingeniørerne allerede disse oplysninger, og resultaterne er ret præcise, hvilket hjælper PCB -designere meget. I mange designs udfører designingeniører og printkortdesignere interaktivt layout og ledninger, hvilket tager værdifuld tid på begge sider. Historisk set er interaktivitet nødvendig, men tidskrævende og ineffektiv. Den indledende plan, der er givet af designingeniøren, kan bare være en manuel tegning uden korrekte komponenter, busbredde eller pin output -signaler.

Mens ingeniører, der bruger topologi -planlægningsteknikker, kan fange layout og sammenkoblinger af nogle komponenter, når PCB -designere bliver involveret i designet, kan designet kræve layout af andre komponenter, fange andre IO- og busstrukturer og alle sammenkoblinger.

PCB -designere skal vedtage topologiplanlægning og interagere med udlagte og ulagte komponenter for at opnå optimal layout og interaktionsplanlægning og derved forbedre PCB -designeffektiviteten.

Efter at kritiske områder med høj densitet er udlagt, og topologiplanlægningen er opnået, kan layoutet være afsluttet inden den endelige topologiplanlægning. Derfor kan nogle topologistier muligvis arbejde med det eksisterende layout. Selvom de har lavere prioritet, skal de stadig forbindes. Således blev en del af planlægningen genereret omkring layoutet af komponenterne. Derudover kan dette planlægningsniveau kræve flere detaljer for at give den nødvendige prioritet til andre signaler.

Detaljeret topologi planlægning

Figur 2 viser et detaljeret layout af komponenterne, efter at de er lagt ud. Bussen har 17 bits i alt, og de har en temmelig velorganiseret signalstrøm.

Hvordan kan PCB -designere bruge topologiplanlægnings- og ledningsværktøjer til hurtigt at fuldføre PCB -design

Figur 2: Netværkslinjer til disse busser er resultatet af topologi planlægning og layout med en højere prioritet.

For at planlægge denne bus skal PCB -designere overveje eksisterende barrierer, lagdesignregler og andre vigtige begrænsninger. Med disse betingelser i tankerne kortlagde de en topologi -sti for bussen som vist i figur 3.

Hvordan kan PCB -designere bruge topologiplanlægnings- og ledningsværktøjer til hurtigt at fuldføre PCB -design

Figur 3: Den planlagte bus.

I figur 3 viser detalje “1” komponentstifterne på det øverste lag af “rød” for den topologiske vej, der fører fra komponentstifterne til detaljen “2”. Det uindkapslede område, der bruges til denne del, og kun det første lag er identificeret som kabellaget. Dette forekommer indlysende ud fra et designmæssigt synspunkt, og routingsalgoritmen vil bruge den topologiske vej med det øverste lag forbundet med rødt. Nogle forhindringer kan dog give algoritmen andre lag -routing -muligheder, før denne bus automatisk dirigeres.

Da bussen er organiseret i stramme spor ved det første lag, begynder designeren at planlægge overgangen til det tredje lag i detaljer 3 under hensyntagen til den afstand, bussen kører over hele PCB. Bemærk, at denne topologiske vej på det tredje lag er bredere end det øverste lag på grund af den ekstra plads, der kræves for at rumme impedansen. Desuden angiver designet den nøjagtige placering (17 huller) for lagkonvertering.

Da den topologiske vej følger den højre midterdel i figur 3 til detaljer “4”, skal mange enkelt-bit T-formede kryds trækkes fra de topologiske stiforbindelser og individuelle komponentstifter. PCB -designerens valg er at beholde det meste af forbindelsesflowet på lag 3 og igennem til andre lag til tilslutning af komponentstifter. Så de tegnede et topologiområde for at angive forbindelsen fra hovedbundtet til lag 4 (pink) og fik disse enkelt-bit T-formede kontakter til at forbinde til lag 2 og derefter forbinde til enhedens ben ved hjælp af andre gennemgående huller.

Topologiske stier fortsætter på niveau 3 til detaljer “5” for at forbinde aktive enheder. Disse forbindelser forbindes derefter fra de aktive ben til en pull-down-modstand under den aktive enhed. Designeren bruger et andet topologi-område til at regulere forbindelser fra lag 3 til lag 1, hvor komponentstifterne er opdelt i aktive enheder og pull-down-modstande.

Dette niveau af detaljeret planlægning tog omkring 30 sekunder at gennemføre. Når denne plan er taget, kan PCB -designeren straks rute eller oprette yderligere topologiplaner og derefter fuldføre alle topologiplaner med automatisk routing. Mindre end 10 sekunder fra planlægningens afslutning til resultaterne af automatisk ledningsføring. Hastigheden er ikke ligegyldig, og faktisk er det spild af tid, hvis designerens intentioner ignoreres, og den automatiske ledningskvalitet er dårlig. Følgende diagrammer viser resultaterne af automatiske ledninger.

Topologi routing

Fra øverst til venstre er alle ledninger fra komponentstifterne placeret på lag 1, som udtrykt af designeren, og komprimeret til en tæt busstruktur, som vist i detaljer “1” og “2” i figur 4. Overgangen mellem niveau 1 og niveau 3 finder sted i detaljer “3” og har form af et meget pladskrævende gennemgående hul. Igen tages der hensyn til impedansfaktoren, så linjerne er bredere og mere mellemrum, som repræsenteret af den faktiske breddebane.

Hvordan kan PCB -designere bruge topologiplanlægnings- og ledningsværktøjer til hurtigt at fuldføre PCB -design

Figur 4: Resultater af routing med topologier 1 og 3.

Som vist detaljeret “4” i figur 5, bliver topologibanen større på grund af behovet for at bruge huller til at rumme enkelt-bit T-kryds. Her afspejler planen igen designerens hensigt med disse single-bit T-type udvekslingspunkter, ledninger fra lag 3 til lag 4. Derudover er sporet på det tredje lag meget stramt, selvom det udvider sig lidt ved indføringshullet, strammer det hurtigt igen efter at have passeret hullet.

Hvordan kan PCB -designere bruge topologiplanlægnings- og ledningsværktøjer til hurtigt at fuldføre PCB -design

Figur 5: Resultat af routing med topologi i detalje 4.

Figur 6 viser resultatet af automatisk ledningsføring i detaljer “5”. Aktive enhedsforbindelser i lag 3 kræver konvertering til lag 1. De gennemgående huller er anbragt pænt over komponentstifterne, og lag 1-ledningen er først forbundet med den aktive komponent og derefter til lag 1-nedtrækningsmodstanden.

Hvordan kan PCB -designere bruge topologiplanlægnings- og ledningsværktøjer til hurtigt at fuldføre PCB -design

Figur 6: Resultatet af routing med detail 5 -topologien.

Konklusionen på ovenstående eksempel er, at de 17 bits er detaljeret i fire forskellige enhedstyper, der repræsenterer designerens intention om lag og stieretning, som kan fanges på cirka 30 sekunder. Derefter kan automatisk ledningsføring i høj kvalitet udføres, den krævede tid er ca. 10 sekunder.

Ved at øge abstraktionsniveauet fra ledninger til topologiplanlægning reduceres den samlede sammenkoblingstid kraftigt, og designere har en virkelig klar forståelse af tæthed og potentiale for at fuldføre designet, før sammenkoblingen begynder, f.eks. Hvorfor fortsætte ledninger på dette tidspunkt i designet? Hvorfor ikke gå videre med planlægningen og tilføje ledninger i ryggen? Hvornår planlægges hele topologien? Hvis ovenstående eksempel betragtes, kan abstraktionen af ​​en plan bruges med en anden plan frem for med 17 separate netværk med mange linjesegmenter og mange huller i hvert netværk, et koncept, der er særligt vigtigt, når man overvejer en Engineering Change Order (ECO) .

Engineering Change Order (ECO)

I det følgende eksempel er FPGA -pin -output ufuldstændig. Designingeniørerne har informeret PCB -designerne om dette faktum, men af ​​planmæssige årsager skal de fremme designet så langt som muligt, før FPGA -pin -output er fuldført.

I tilfælde af kendt pinoutput begynder PCB -designer at planlægge FPGA -rummet, og samtidig bør designeren overveje leads fra andre enheder til FPGA. IO var planlagt til at være på højre side af FPGA, men nu er det på venstre side af FPGA, hvilket får pin -output til at være helt anderledes end den oprindelige plan. Fordi designere arbejder på et højere abstraktionsniveau, kan de imødekomme disse ændringer ved at fjerne omkostningerne ved at flytte alle ledninger rundt om FPGA’en og erstatte det med topologi -sti -ændringer.

Det er dog ikke kun FPGas, der påvirkes; Disse nye pin -udgange påvirker også ledningerne, der kommer ud af de relaterede enheder. Enden af ​​stien bevæger sig også for at rumme den fladindkapslede blyindgangssti; Ellers bliver snoede parkabler snoet og spilder værdifuld plads på PCB’et med høj densitet. Drejning af disse bits kræver ekstra plads til ledninger og perforeringer, som muligvis ikke opfyldes i slutningen af ​​designfasen. Hvis tidsplanen var stram, ville det være umuligt at foretage sådanne justeringer af alle disse ruter. Pointen er, at topologiplanlægning giver et højere abstraktionsniveau, så implementering af disse ECO’er er meget lettere.

Den automatiske routingsalgoritme, der følger designerens hensigt, angiver en kvalitetsprioritet frem for en kvantitetsprioritet. Hvis der identificeres et kvalitetsproblem, er det helt rigtigt at lade forbindelsen mislykkes frem for at producere en ledning af dårlig kvalitet af to grunde. For det første er det lettere at tilslutte en mislykket forbindelse end at rydde op i denne ledning med dårlige resultater og andre ledningsoperationer, der automatiserer ledninger. For det andet udføres designerens hensigt, og designeren overlades til at bestemme kvaliteten af ​​forbindelsen. Disse ideer er imidlertid kun nyttige, hvis forbindelserne mellem fejlede ledninger er relativt enkle og lokaliserede.

Et godt eksempel er en kabels manglende evne til at opnå 100% planlagte forbindelser. I stedet for at ofre kvalitet, lad noget planlægning mislykkes, og efterlad nogle uforbundne ledninger. Alle ledninger dirigeres af topologiplanlægning, men ikke alle fører til komponentstifter. Dette sikrer, at der er plads til mislykkede forbindelser og giver en forholdsvis let forbindelse.

Denne artikels opsummering

Topologiplanlægning er et værktøj, der fungerer med en digital signaliseret PCB -designproces og er let tilgængelig for designingeniører, men det har også specifikke rumlige, lag- og forbindelsesflowmuligheder til komplekse planlægningshensyn. PCB -designere kan bruge topologiplanlægningsværktøjet i begyndelsen af ​​designet eller efter at designingeniøren har opnået deres IP, afhængigt af hvem der bruger dette fleksible værktøj til bedst at passe til deres designmiljø.

Topologikabler følger simpelthen designerens plan eller hensigt om at levere kableresultater af høj kvalitet. Topologiplanlægning, når den står over for ECO, er meget hurtigere at betjene end separate forbindelser, hvilket gør det muligt for topologi -kabelen at vedtage ECO hurtigere og giver hurtige og præcise resultater.