Dit papier rjochtet him op ‘e PCB ûntwerpers dy’t IP brûke, en fierder gebrûk meitsje fan ark foar topologyplanning en routing om IP te stypjen, foltôgje it heule PCB -ûntwerp fluch. Lykas jo kinne sjen út figuer 1, is de ferantwurdlikheid fan ‘e ûntwerperingenieur om it IP te krijen troch in lyts oantal needsaaklike komponinten op te lizzen en krityske ferbiningspaden tusken har te plannen. Sadree’t it IP is krigen, kin de IP -ynformaasje wurde levere oan PCB -ûntwerpers dy’t de rest fan it ûntwerp dogge.

Hoe kinne PCB -ûntwerpers topologyske planning- en wiring -ark brûke om PCB -ûntwerp fluch te foltôgjen

Figuer 1: Untwerpingenieurs krije IP, PCB -ûntwerpers brûke fierder topologyske planning en bedradingstools om IP te stypjen, foltôgje it heule PCB -ûntwerp fluch.

Yn stee fan in proses fan ynteraksje en iteraasje te moatte gean tusken ûntwerpingenieurs en PCB -ûntwerpers om de juste ûntwerptintens te krijen, krije de ûntwerpingenieurs al dizze ynformaasje en binne de resultaten frij akkuraat, wat PCB -ûntwerpers in protte helpt. Yn in protte ûntwerpen dogge ûntwerpingenieurs en PCB -ûntwerpers ynteraktive yndieling en bedrading, dy’t weardefolle tiid ferbrûkt oan beide kanten. Histoarysk is ynteraktiviteit needsaaklik, mar tiidslinend en ineffektyf. It inisjele plan levere troch de ûntwerperingenieur kin gewoan in hânmjittige tekening wêze sûnder juste ûnderdielen, busbreedte, of pinútfierkaaien.

Wylst yngenieurs dy’t topologyplanningstechniken brûke, de yndieling en ynterkonneksjes fan guon ûnderdielen kinne fêstlizze as PCB -ûntwerpers belutsen wurde by it ûntwerp, kin it ûntwerp de opmaak fan oare komponinten fereaskje, oare IO- en busstrukturen opnimme, en alle ynterkonneksjes.

PCB -ûntwerpers moatte topologyplanning oannimme en ynteraksje mei leine en unlizzende komponinten om optimale yndieling en ynteraksje -planning te berikken, en dêrmei de effisjinsje fan PCB -ûntwerp te ferbetterjen.

Neidat krityske gebieten mei hege tichtheid binne oanlein en de topologyplanning is krigen, kin de yndieling wurde foltôge foar de definitive topologyplanning. Dêrom moatte guon topologypaden mooglik wurkje mei de besteande yndieling. Hoewol se fan legere prioriteit binne, moatte se noch ferbûn wêze. Sa waard in diel fan ‘e planning genereare rûn de yndieling fan’ e komponinten. Derneist kin dit nivo fan planning mear detail fereaskje om de nedige prioriteit te jaan oan oare sinjalen.

Detaillearre topologyske planning

Figuer 2 toant in detaillearre yndieling fan ‘e komponinten neidat se binne lein. De bus hat yn totaal 17 bits, en se hawwe in frij goed organisearre sinjaalstream.

Hoe kinne PCB -ûntwerpers topologyske planning- en wiring -ark brûke om PCB -ûntwerp fluch te foltôgjen

Figuer 2: Netwurklinen foar dizze bussen binne it resultaat fan topologyske planning en yndieling mei in hegere prioriteit.

Om dizze bus te plannen, moatte PCB -ûntwerpers besteande barriêres, regels foar lagenûntwerp, en oare wichtige beheiningen beskôgje. Mei dizze betingsten foar eagen, hawwe se in topologypaad yn kaart brocht foar de bus lykas werjûn yn figuer 3.

Hoe kinne PCB -ûntwerpers topologyske planning- en wiring -ark brûke om PCB -ûntwerp fluch te foltôgjen

Figuer 3: De plande bus.

Yn figuer 3 leit detail “1” de komponintpinnen op ‘e boppeste laach fan “read” foar it topologyske paad dat liedt fan’ e komponintpinnen oant detail “2”. It net -ynkapsele gebiet dat wurdt brûkt foar dit diel, en allinich de earste laach wurdt identifisearre as de bekabelingslaach. Dit liket fanselssprekkend út in ûntwerppunt, en it routingalgoritme sil it topologyske paad brûke mei de boppelaach ferbûn mei read. Guon obstakels kinne it algoritme lykwols oare routing -opsjes foar laach leverje foardat dizze bepaalde bus automatysk wurdt routeare.

Om’t de bus op strakke spoaren op ‘e earste laach is organisearre, begjint de ûntwerper de oergong nei de tredde laach te plannen by detail 3, rekken hâldend mei de ôfstân dy’t de bus oer de heule PCB reizget. Tink derom dat dit topologyske paad op ‘e tredde laach breder is dan de boppelaach fanwegen de ekstra romte dy’t nedich is om de impedânsje op te nimmen. Derneist spesifiseart it ûntwerp de krekte lokaasje (17 gatten) foar de laachkonverzje.

Om’t it topologyske paad it rjochter-sintrale diel fan figuer 3 folget foar detail “4”, moatte in protte T-foarmige knooppunten mei ien bit wurde tekene út ‘e topologyske paadferbiningen en yndividuele komponintpinnen. De kar fan ‘e PCB -ûntwerper is it measte fan’ e ferbiningsstream te hâlden op laach 3 en troch nei oare lagen foar it ferbinen fan komponintpinnen. Dat se tekene in topologygebiet om de ferbining oan te jaan fan ‘e haadbondel nei laach 4 (rôze), en hienen dizze single-bit T-foarmige kontakten ferbûn mei laach 2 en dan ferbine mei de apparaatpinnen mei oare trochgeande gatten.

Topologyske paden geane troch op nivo 3 foar detail “5” om aktive apparaten te ferbinen. Dizze ferbiningen wurde dan ferbûn fan ‘e aktive pinnen mei in pull-down wjerstân ûnder it aktive apparaat. De ûntwerper brûkt in oar topologygebiet om ferbiningen te regeljen fan laach 3 nei laach 1, wêr’t de komponintpinnen binne ferdield yn aktive apparaten en pull-down wjerstannen.

Dit nivo fan detaillearre planning duorre sawat 30 sekonden om te foltôgjen. Sadree’t dit plan is fêstlein, kin de PCB -ûntwerper fuortendaliks topologyske plannen wolle rûte of meitsje, en dan alle topologiplannen foltôgje mei automatyske routing. Minder dan 10 sekonden fan ‘e foltôging fan’ e planning oant de resultaten fan automatyske bedrading. De snelheid makket net echt út, en yn feite is it in fergriemen fan tiid as de bedoelingen fan ‘e ûntwerper wurde negeare en de automatyske bedradingskwaliteit min is. De folgjende diagrammen litte de resultaten sjen fan automatyske bedrading.

Topology Routing

Begjin linksboppe lizze alle draden fan ‘e komponintpinnen op laach 1, lykas útdrukt troch de ûntwerper, en komprimeare yn in strakke busstruktuer, lykas werjûn yn Details “1” en “2” yn ôfbylding 4. De oergong tusken nivo 1 en nivo 3 fynt plak yn detail “3” en nimt de foarm oan fan in heul romte-konsumearend gat. Eartiids wurdt de impedansfaktor yn rekken brocht, sadat de rigels breder en mear op ôfstân binne, lykas fertsjintwurdige troch it werklike breedtepaad.

Hoe kinne PCB -ûntwerpers topologyske planning- en wiring -ark brûke om PCB -ûntwerp fluch te foltôgjen

Figuer 4: Resultaten fan routing mei topologyen 1 en 3.

Lykas yn detail “4” werjûn yn figuer 5, wurdt it topologypaad grutter fanwegen de needsaak om gatten te brûken om ien-bit T-type knooppunten op te nimmen. Hjir wjerspegelt it plan opnij de bedoeling fan ‘e ûntwerper foar dizze single-bit T-type wikselpunten, bedrading fan laach 3 nei laach 4. Derneist is it spoar op ‘e tredde laach heul strak, hoewol it in bytsje útwreidet by it ynstekgat, it strak gau wer omheech nei it trochgean fan it gat.

Hoe kinne PCB -ûntwerpers topologyske planning- en wiring -ark brûke om PCB -ûntwerp fluch te foltôgjen

Figuer 5: Resultaat fan routing mei topology fan detail 4.

Figuer 6 toant it resultaat fan automatyske bedrading by detail “5”. Aktive apparaatferbiningen op laach 3 fereaskje konverzje nei laach 1. De trochgatten binne kreas arranzjeare boppe de komponintpinnen, en de laach 1-draad is earst ferbûn mei de aktive komponint en dan mei de pull-down wjerstân fan laach 1.

Hoe kinne PCB -ûntwerpers topologyske planning- en wiring -ark brûke om PCB -ûntwerp fluch te foltôgjen

Figuer 6: It resultaat fan routing mei de detail 5 topology.

De konklúzje fan it boppesteande foarbyld is dat de 17 bits wurde detaillearre yn fjouwer ferskate apparaatstypen, dy’t de bedoeling fan ‘e ûntwerper foar laach- en paadrjochting fertsjintwurdigje, dy’t kinne wurde fongen yn sawat 30 sekonden. Dan kinne automatyske bedrading fan hege kwaliteit wurde útfierd, de fereaske tiid is sawat 10 sekonden.

Troch it nivo fan abstraksje te ferheegjen fan bedrading oant topologyplanning, wurdt de totale ynterkonnektytiid sterk fermindere, en hawwe ûntwerpers in echt dúdlik begryp fan tichtens en it potensjeel om it ûntwerp te foltôgjen foardat de ferbining begjint, lykas wêrom bedrading op dit punt bliuwe it ûntwerp? Wêrom net trochgean mei de planning en tafoegje bedrading yn ‘e rêch? Wannear sil de folsleine topology wurde pland? As it boppesteande foarbyld wurdt beskôge, kin de abstraksje fan ien plan wurde brûkt mei in oar plan ynstee fan mei 17 aparte netwurken mei in protte rigelsegmenten en in protte gatten yn elk netwurk, in konsept dat bysûnder wichtich is by it beskôgjen fan in Engineering Change Order (ECO) .

Engineering Change Order (ECO)

Yn it folgjende foarbyld is de FPGA -pinútfier net kompleet. De ûntwerpingenieurs hawwe de PCB -ûntwerpers ynformeare oer dit feit, mar om skema -redenen moatte se it ûntwerp sa fier mooglik foarút gean foardat de FPGA -pinútfier is foltôge.

Yn it gefal fan bekende pinútfier, PCB -ûntwerper begjint de FPGA -romte te plannen, en tagelyk soe de ûntwerper de leads moatte beskôgje fan oare apparaten nei FPGA. De IO wie pland om oan ‘e rjochterkant fan’ e FPGA te wêzen, mar no is it oan ‘e linkerkant fan’ e FPGA, wêrtroch’t de pinútfier folslein oars wie dan it orizjinele plan. Om’t ûntwerper wurkje op in heger nivo fan abstraksje, kinne se dizze feroaringen oanpasse troch de overhead te ferwiderjen fan alle bedrading om ‘e FPGA te ferpleatsen en te ferfangen troch modifikaasjes fan topologypaden.

It binne lykwols net allinich FPGas dy’t wurde beynfloede; Dizze nije pinútgongen hawwe ek ynfloed op de leads dy’t komme út ‘e besibbe apparaten. It ein fan it paad beweecht ek om it flat-ynkapsele leadynfierpaad op te nimmen; Oars wurde kabels mei draaide pear draaid, en kostbere romte fergrieme op ‘e PCB mei hege tichtheid. Twistjen foar dizze bits fereasket ekstra romte foar bedrading en perforaasjes, dy’t miskien net wurde foldien oan ‘e ein fan’ e ûntwerpfase. As it skema strak wie, soe it ûnmooglik wêze om sokke oanpassingen oan al dizze rûtes te meitsjen. It punt is dat topologyske planning in heger abstrakt nivo leveret, sadat it útfieren fan dizze ECO’s folle makliker is.

It automatyske routingalgoritme dat de bedoeling fan ‘e ûntwerper folget stelt in kwaliteitsprioriteit boppe in kwantiteitsprioriteit. As in kwaliteitsprobleem wurdt identifisearre, is it heul goed om de ferbining te mislearjen ynstee fan bedrading fan minne kwaliteit, om twa redenen. Earst is it makliker om in mislearre ferbining te ferbinen dan dizze bedrading op te romjen mei minne resultaten en oare bedradingsoperaasjes dy’t bedrading automatisearje. As twadde wurdt de bedoeling fan ‘e ûntwerper útfierd en wurdt de ûntwerper oerlitten om de kwaliteit fan’ e ferbining te bepalen. Dizze ideeën binne lykwols allinich nuttich as de ferbiningen fan mislearre bedrading relatyf ienfâldich en lokalisearre binne.

In goed foarbyld is it ûnfermogen fan in kabel om 100% plande ferbiningen te berikken. Yn stee fan kwaliteit op te offerjen, lit wat planning mislearje, litte wat net -oansletten bedrading efterlitte. Alle draden wurde routeare troch topologyske planning, mar net allegear liede ta komponintpinnen. Dit soarget derfoar dat d’r romte is foar mislearre ferbiningen en soarget foar in relatyf maklike ferbining.

Dit gearfetting fan dit artikel

Topologyske planning is in ark dat wurket mei in digitaal sinjalisearre PCB -ûntwerpproses en is maklik tagonklik foar ûntwerpingenieurs, mar it hat ek spesifike romtlike, laach- en ferbiningsstreammooglikheden foar komplekse planningoerwegingen. PCB -ûntwerpers kinne it ark foar topologyplanning brûke oan it begjin fan it ûntwerp as neidat de ûntwerperingenieur har IP hat krigen, ôfhinklik fan wa’t dit fleksibele ark brûkt om it bêste by har ûntwerpomjouwing te passen.

Topologykabels folgje gewoan it plan of de bedoeling fan ‘e ûntwerper om kabelresultaten fan hege kwaliteit te leverjen. Topologyske planning, by konfrontaasje mei ECO, is folle rapper te betsjinjen dan aparte ferbiningen, sadat de topologykabel ECO rapper kin oannimme, en rappe en krekte resultaten leveret.