Aquest article se centra en el PCB els dissenyadors que utilitzen IP i, a més, utilitzen eines de planificació i enrutament de topologia per donar suport a IP, completen ràpidament tot el disseny del PCB. Com podeu veure a la figura 1, la responsabilitat de l’enginyer de disseny és obtenir la IP establint un petit nombre de components necessaris i planificant camins d’interconnexió crítics entre ells. Un cop obtinguda la IP, es pot proporcionar la informació IP als dissenyadors de PCB que realitzen la resta del disseny.

Com poden els dissenyadors de PCB utilitzar eines de planificació i cablejat de topologia per completar ràpidament el disseny de PCB

Figura 1: Els enginyers de disseny obtenen IP, els dissenyadors de PCB utilitzen eines de planificació i cablejat de topologia per donar suport a la IP i completen ràpidament tot el disseny de PCB.

En lloc d’haver de passar per un procés d’interacció i iteració entre enginyers de disseny i dissenyadors de PCB per obtenir la intenció correcta de disseny, els enginyers de disseny ja obtenen aquesta informació i els resultats són bastant precisos, cosa que ajuda molt als dissenyadors de PCB. En molts dissenys, els enginyers de disseny i els dissenyadors de PCB fan disposicions i cablejats interactius, cosa que consumeix molt de temps per les dues cares. Històricament, la interactivitat és necessària, però requereix molt de temps i és ineficient. El pla inicial proporcionat per l’enginyer de disseny pot ser només un dibuix manual sense components adequats, amplada de bus o indicacions de sortida de pin.

Tot i que els enginyers que utilitzen tècniques de planificació de topologia poden capturar el disseny i les interconnexions d’alguns components a mesura que els dissenyadors de PCB s’involucren en el disseny, el disseny pot requerir el disseny d’altres components, capturar altres estructures d’E / S i bus i totes les interconnexions.

Els dissenyadors de PCB han d’adoptar la planificació de la topologia i interactuar amb components dissenyats i no inclosos per aconseguir un disseny i una planificació d’interacció òptims, millorant així l’eficiència del disseny de PCB.

Després de disposar les zones crítiques i d’alta densitat i obtenir la planificació de la topologia, es pot completar la disposició abans de la planificació de la topologia final. Per tant, és possible que alguns camins de topologia hagin de funcionar amb el disseny existent. Tot i que tenen una prioritat inferior, encara han d’estar connectats. Així, es va generar part de la planificació al voltant del disseny dels components. A més, aquest nivell de planificació pot requerir més detalls per donar la prioritat necessària a altres senyals.

Planificació detallada de la topologia

La figura 2 mostra un disseny detallat dels components després de disposar-los. El bus té 17 bits en total i tenen un flux de senyal força ben organitzat.

Com poden els dissenyadors de PCB utilitzar eines de planificació i cablejat de topologia per completar ràpidament el disseny de PCB

Figura 2: les línies de xarxa per a aquests busos són el resultat de la planificació i el disseny de la topologia amb una prioritat més alta.

Per planificar aquest bus, els dissenyadors de PCB han de tenir en compte les barreres existents, les regles de disseny de capes i altres restriccions importants. Tenint en compte aquestes condicions, van traçar un camí de topologia per al bus tal com es mostra a la figura 3.

Com poden els dissenyadors de PCB utilitzar eines de planificació i cablejat de topologia per completar ràpidament el disseny de PCB

Figura 3: El bus previst.

A la figura 3, el detall “1” exposa els pins dels components de la capa superior de “vermell” per al camí topològic que condueix des dels pins dels components al detall “2”. L’àrea no encapsulada que s’utilitza per a aquesta part i només la primera capa s’identifica com a capa de cablejat. Això sembla obvi des del punt de vista del disseny i l’algorisme d’encaminament utilitzarà el camí topològic amb la capa superior connectada al vermell. No obstant això, alguns obstacles poden proporcionar a l’algorisme altres opcions d’encaminament de capes abans d’encaminar automàticament aquest bus concret.

A mesura que l’autobús s’organitza en traces estretes a la primera capa, el dissenyador comença a planificar la transició a la tercera capa al detall 3, tenint en compte la distància que recorre l’autobús a través de tota la PCB. Tingueu en compte que aquest camí topològic de la tercera capa és més ample que la capa superior a causa de l’espai addicional necessari per acomodar la impedància. A més, el disseny especifica la ubicació exacta (17 forats) per a la conversió de capa.

Com que el recorregut topològic segueix la porció central dreta de la figura 3 per detallar “4”, cal dibuixar moltes unions en forma de T d’un bit a partir de les connexions del recorregut topològic i dels pins de components individuals. L’elecció del dissenyador de PCB és mantenir la major part del flux de connexió a la capa 3 i a altres capes per connectar els pins dels components. Així, van dibuixar una àrea de topologia per indicar la connexió del paquet principal a la capa 4 (rosa), i van fer que aquests contactes en forma de T d’un bit es connectessin a la capa 2 i es connectessin als pins del dispositiu mitjançant altres forats passants.

Els camins topològics continuen al nivell 3 per detallar “5” per connectar dispositius actius. Aquestes connexions es connecten des dels pins actius a una resistència desplegable situada per sota del dispositiu actiu. El dissenyador utilitza una altra àrea de topologia per regular les connexions de la capa 3 a la capa 1, on els pins dels components es divideixen en dispositius actius i resistències desplegables.

Aquest nivell de planificació detallada va trigar uns 30 segons a completar-se. Un cop capturat aquest pla, és possible que el dissenyador de PCB vulgui encaminar o crear plans de topologia immediatament i completar tots els plans de topologia amb un encaminament automàtic. Menys de 10 segons des de la finalització de la planificació fins als resultats del cablejat automàtic. La velocitat realment no importa i, de fet, és una pèrdua de temps si s’ignoren les intencions del dissenyador i la qualitat del cablejat automàtic és deficient. Els diagrames següents mostren els resultats del cablejat automàtic.

Encaminament topològic

Començant per la part superior esquerra, tots els cables dels pins dels components es troben a la capa 1, tal com expressa el dissenyador, i es comprimeixen en una estructura de bus ajustada, tal com es mostra als detalls “1” i “2” de la figura 4. La transició entre el nivell 1 i el nivell 3 es produeix amb detall “3” i adopta la forma d’un forat passant que consumeix molt espai. Una vegada més, es té en compte el factor d’impedància, de manera que les línies són més amples i més espaiades, tal com representa el recorregut d’amplada real.

Com poden els dissenyadors de PCB utilitzar eines de planificació i cablejat de topologia per completar ràpidament el disseny de PCB

Figura 4: Resultats de l’encaminament amb topologies 1 i 3.

Com es mostra amb detall “4” a la figura 5, el camí de la topologia es fa més gran a causa de la necessitat d’utilitzar forats per acomodar unions de tipus T d’un sol bit. Aquí el pla reflecteix de nou la intenció del dissenyador per a aquests punts d’intercanvi de tipus T d’un bit, que es connecten de la capa 3 a la capa 4. A més, la traça de la tercera capa és molt estreta, tot i que s’expandeix una mica al forat d’inserció, aviat es torna a apretar després de passar el forat.

Com poden els dissenyadors de PCB utilitzar eines de planificació i cablejat de topologia per completar ràpidament el disseny de PCB

Figura 5: Resultat de l’encaminament amb topologia de detall 4.

La figura 6 mostra el resultat del cablejat automàtic al detall “5”. Les connexions de dispositiu actives a la capa 3 requereixen la conversió a la capa 1. Els forats passants estan ordenats per sobre dels pins dels components i el cable de la capa 1 es connecta primer al component actiu i després a la resistència desplegable de la capa 1.

Com poden els dissenyadors de PCB utilitzar eines de planificació i cablejat de topologia per completar ràpidament el disseny de PCB

Figura 6: El resultat de l’encaminament amb la topologia de detall 5.

La conclusió de l’exemple anterior és que els 17 bits es detallen en quatre tipus de dispositius diferents, que representen la intenció del dissenyador de la capa i la direcció del recorregut, que es poden capturar en uns 30 segons. Llavors es pot dur a terme un cablejat automàtic d’alta qualitat, el temps requerit és d’uns 10 segons.

En augmentar el nivell d’abstracció del cablejat a la planificació de la topologia, es redueix considerablement el temps total d’interconnexió i els dissenyadors tenen una comprensió realment clara de la densitat i del potencial per completar el disseny abans que comenci la interconnexió, com ara per què mantenir el cablejat en aquest punt a el disseny? Per què no seguir endavant amb la planificació i afegir cablejat a la part posterior? Quan es planificarà la topologia completa? Si es considera l’exemple anterior, l’abstracció d’un pla es pot utilitzar amb un altre pla en lloc de amb 17 xarxes separades amb molts segments de línia i molts forats a cada xarxa, un concepte que és particularment important a l’hora de considerar una ordre de canvi d’enginyeria (ECO) .

Ordre de canvi d’enginyeria (ECO)

A l’exemple següent, la sortida del pin FPGA és incompleta. Els enginyers de disseny han informat els dissenyadors de PCB d’aquest fet, però per motius de programació, han d’avançar el disseny tant com sigui possible abans de completar la sortida del pin FPGA.

En el cas de la sortida de pin coneguda, el dissenyador de PCB comença a planificar l’espai FPGA i, al mateix temps, el dissenyador hauria de tenir en compte les oportunitats d’altres dispositius a FPGA. El IO estava previst que estigués al costat dret del FPGA, però ara es troba al costat esquerre del FPGA, cosa que fa que la sortida del pin sigui completament diferent del pla original. Com que els dissenyadors treballen amb un nivell d’abstracció més alt, poden adaptar-se a aquests canvis eliminant la sobrecàrrega de moure tot el cablejat al voltant de l’FPGA i substituint-lo per modificacions del camí de la topologia.

Tot i això, no només es veuen afectades les FPGas; Aquestes noves sortides de pin també afecten els cables que surten dels dispositius relacionats. El final del camí també es mou per tal d’acomodar el camí d’entrada de plom encapsulat; En cas contrari, els cables de parell trenat es torçaran i malgastaran un valuós espai a la PCB d’alta densitat. El gir d’aquests bits requereix espai addicional per al cablejat i les perforacions, que potser no es compleixen al final de la fase de disseny. Si l’horari fos ajustat, seria impossible fer aquests ajustaments a totes aquestes rutes. La qüestió és que la planificació de la topologia proporciona un nivell d’abstracció més alt, de manera que implementar aquests ECO és molt més fàcil.

L’algorisme d’encaminament automàtic que segueix la intenció del dissenyador estableix una prioritat de qualitat per sobre d’una prioritat de quantitat. Si s’identifica un problema de qualitat, és molt correcte deixar que falli la connexió en lloc de produir un cablejat de baixa qualitat, per dos motius. En primer lloc, és més fàcil connectar una connexió fallida que netejar aquest cablejat amb mals resultats i altres operacions de cablejat que automatitzen el cablejat. En segon lloc, es realitza la intenció del dissenyador i es deixa que el dissenyador determini la qualitat de la connexió. Tot i això, aquestes idees només són útils si les connexions del cablejat fallit són relativament senzilles i localitzades.

Un bon exemple és la incapacitat d’un cablejat per aconseguir connexions planificades al 100%. En lloc de sacrificar la qualitat, permeteu que falli alguna planificació, deixant enrere algun cablejat desconnectat. Tots els cables s’encaminen mitjançant la planificació de la topologia, però no tots porten a pins de components. Això garanteix que hi hagi espai per a les connexions fallides i proporciona una connexió relativament fàcil.

Resum d’aquest article

La planificació topològica és una eina que funciona amb un procés de disseny de PCB amb senyalització digital i és fàcilment accessible per als enginyers de disseny, però també té capacitats específiques de flux espacial, de capa i de connexió per a consideracions de planificació complexes. Els dissenyadors de PCB poden utilitzar l’eina de planificació de topologia al començament del disseny o després que l’enginyer de disseny obtingui el seu IP, en funció de qui utilitzi aquesta eina flexible per adaptar-se millor al seu entorn de disseny.

Els cables de topologia simplement segueixen el pla o la intenció del dissenyador de proporcionar resultats de cablejat d’alta qualitat. La planificació de la topologia, quan s’enfronta a l’ECO, és molt més ràpida d’operar que les connexions separades, cosa que permet al cablejador de la topologia adoptar ECO més ràpidament, proporcionant resultats ràpids i precisos.