Dëse Pabeier fokusséiert op der PCB Designer déi IP benotzen, a weider d’Topologie Planung a Routing Tools benotzen fir IP z’ënnerstëtzen, kompletéiere séier de ganze PCB Design. Wéi Dir aus der Figur 1 gesitt, ass d’Verantwortung vum Designingenieur d’IP ze kréien andeems se eng kleng Unzuel vun néidege Komponente leet a kritesch Verbindungsweeër tëscht hinnen plangen. Wann d’IP kritt ass, kann d’IP Informatioun un PCB Designer geliwwert ginn, déi de Rescht vum Design maachen.

Wéi kënne PCB Designer Topologie Planungs- a Kabelfäegkeete benotze fir de PCB Design séier ofzeschléissen

Figur 1: Designingenieure kréien IP, PCB Designer benotzen weider Topologie Planung a Kabele fir IP z’ënnerstëtzen, séier de ganze PCB Design fäerdeg.

Amplaz datt Dir duerch e Prozess vun Interaktioun an Iteratioun tëscht Designingenieuren a PCB Designer muss goen fir déi richteg Designintent ze kréien, kréien d’Designingenieuren scho dës Informatioun an d’Resultater sinn zimmlech korrekt, wat PCB Designer vill hëlleft. A ville Motiver maachen Designingenieuren a PCB Designer interaktiven Layout a Kabelen, déi wäertvoll Zäit op béide Säiten verbraucht. Historesch ass Interaktivitéit noutwendeg, awer ze laang an net effizient. Den initialen Plang vum Designingenieur kann nëmmen eng manuell Zeechnung sinn ouni adäquat Komponenten, Busbreedung, oder Pin Output Hiweiser.

Wärend Ingenieuren, déi Topologie Planungstechnike benotzen, de Layout an d’Verbindunge vun e puer Komponente kënnen erfaassen wéi PCB Designer am Design bedeelegt sinn, kann den Design de Layout vun anere Komponenten erfuerderen, aner IO a Busstrukturen erfaassen, an all Verbindungen.

PCB Designer mussen d’Topologie Planung adoptéieren an interagéieren mat ausgelagten an ongelagene Komponenten fir en optimale Layout an Interaktiounsplang z’erreechen, an doduerch d’PCB Design Effizienz ze verbesseren.

Nodeems kritesch an Héichdicht Beräicher geluecht sinn an d’Topologie Planung kritt ass, kann de Layout fäerdeg sinn ier déi lescht Topologie Planung. Dofir mussen e puer Topologie Weeër mam existente Layout musse schaffen. Och wa se vu méi niddereger Prioritéit sinn, mussen se ëmmer nach ugeschloss sinn. Sou gouf en Deel vun der Planung ronderëm de Layout vun de Komponenten generéiert. Zousätzlech kann dësen Niveau vun der Planung méi Detailer erfuerderen fir déi néideg Prioritéit fir aner Signaler ze ginn.

Detailléiert Topologie Planung

Figur 2 weist en detailléierte Layout vun de Komponenten nodeems se geluecht goufen. De Bus huet am Ganzen 17 Bits, a si hunn e zimlech gutt organiséierten Signalfloss.

Wéi kënne PCB Designer Topologie Planungs- a Kabelfäegkeete benotze fir de PCB Design séier ofzeschléissen

Figur 2: Netzlinnen fir dës Bussen sinn d’Resultat vun der Topologie Planung a Layout mat enger méi héijer Prioritéit.

Fir dëse Bus ze plangen, musse PCB Designer existéierend Barrièren, Schichtdesignreegelen an aner wichteg Contrainten berücksichtegen. Mat dëse Bedéngungen am Kapp, hunn se en Topologie Wee fir de Bus ausmappt wéi an der Figur 3 gewisen.

Wéi kënne PCB Designer Topologie Planungs- a Kabelfäegkeete benotze fir de PCB Design séier ofzeschléissen

Figur 3: De geplangte Bus.

An der Figur 3 leet den Detail “1” d’Komponentstifter op der ieweschter Schicht vu “rout” fir den topologesche Wee, dee vun de Komponentpinnen op den Detail “2” féiert. D’onkapselt Gebitt dat fir dësen Deel benotzt gëtt, an nëmmen déi éischt Schicht gëtt als Kabelschicht identifizéiert. Dëst schéngt offensichtlech aus engem Design Siicht, an de Routing Algorithmus benotzt den topologesche Wee mat der Uewer Schicht u rout verbonne. Wéi och ëmmer, e puer Hindernisser kënnen den Algorithmus mat anere Layer Routing Optiounen ubidden ier Dir dëse bestëmmte Bus automatesch rout.

Wéi de Bus an enge Spuren op der éischter Schicht organiséiert ass, fänkt den Designer den Iwwergang op déi drëtt Schicht am Detail 3 ze plangen, berécksiichtegt d’Distanz déi de Bus iwwer de ganze PCB fiert. Notéiert datt dësen topologesche Wee op der drëtter Schicht méi breet ass wéi déi iewescht Schicht wéinst dem extra Raum fir d’Impedanz z’empfänken. Zousätzlech spezifizéiert den Design déi exakt Plaz (17 Lächer) fir d’Schichtkonversioun.

Wéi den topologesche Wee de riets-zentrale Deel vun der Figur 3 no Detailer “4” verfollegt, musse vill eenzelt-bit T-fërmeg Kräizunge vun den topologesche Weeverbindungen an eenzelne Komponentpinne gezunn ginn. D’PCB Designer Wiel ass de gréissten Deel vum Verbindungsfloss op der Layer 3 ze halen an duerch op aner Schichten fir d’Verbindung vun Komponentpinnen. Also hunn se en Topologieberäich gezunn fir d’Verbindung vum Haaptbündel mat der Schicht 4 (rosa) unzeginn, an hunn dës eenzel-bit T-fërmeg Kontakter mat der Layer 2 verbonnen an dann mat den Apparatstifter mat anere Duerchgäng ze verbannen.

Topologesch Weeër fuere weider um Niveau 3 fir den Detail “5” fir aktiv Apparater ze verbannen. Dës Verbindunge ginn dann vun den aktiven Pins mat engem Pull-Down Widderstand ënner dem aktiven Apparat verbonnen. Den Designer benotzt en anert Topologieberäich fir d’Verbindungen vun der Schicht 3 op d’Schicht 1 ze regléieren, wou d’Komponentstifter an aktiv Apparater a Pull-Down Widderstänn opgedeelt sinn.

Dësen Niveau vun detailléierter Planung huet ongeféier 30 Sekonne gedauert bis fäerdeg. Wann dëse Plang ageholl ass, wëllt de PCB Designer vläicht direkt weider maachen oder weider Topologie Pläng erstellen, an dann all Topologie Pläng mat automateschen Routing ofschléissen. Manner wéi 10 Sekonne vun der Fäerdegstellung vun der Planung bis d’Resultater vun den automatesche Kabelen. D’Geschwindegkeet ass net wierklech egal, an tatsächlech ass et eng Verschwendung vun Zäit wann d’Intentioune vum Designer ignoréiert ginn an d’automatesch Kabelqualitéit schlecht ass. Déi folgend Diagrammer weisen d’Resultater vun automateschen Drot.

Topologie Routing

Uewen uewe lénks sinn all Drot vun de Komponentstifter op der Schicht 1, wéi vum Designer ausgedréckt, an an eng enge Busstruktur kompriméiert, wéi an den Detailer “1” an “2” an der Figur 4 gewisen. Den Iwwergank tëscht Niveau 1 an Niveau 3 fënnt am Detail “3” statt an huet d’Form vun engem ganz raumkonsuméierende Duerchmiesser. Erëm gëtt den Impedanzfaktor berécksiichtegt, sou datt d’Linnen méi breet a méi ofgeséchert sinn, wéi representéiert duerch den aktuellen Breetwee.

Wéi kënne PCB Designer Topologie Planungs- a Kabelfäegkeete benotze fir de PCB Design séier ofzeschléissen

Figur 4: Resultater vum Routing mat Topologien 1 an 3.

Wéi am Detail “4” a Figur 5 gewise gëtt, gëtt den Topologiewee méi grouss wéinst der Notzung fir Lächer ze benotzen fir Single-Bit T-Typ Kräizungen z’empfänken. Hei reflektéiert de Plang nach eng Kéier den Designer seng Absicht fir dës Single-Bit T-Typ Austauschpunkte, wiring vun der Schicht 3 op d’Schicht 4. Zousätzlech ass d’Spuer op der drëtter Schicht ganz enk, och wann et sech e bëssen um Insertéierungslooss erweidert, knippt se séier erëm no dem Lach laanscht.

Wéi kënne PCB Designer Topologie Planungs- a Kabelfäegkeete benotze fir de PCB Design séier ofzeschléissen

Figur 5: Resultat vum Routing mat Detail 4 Topologie.

Figur 6 weist d’Resultat vun automateschen Drot am Detail “5”. Aktiv Gerätverbindungen an der Schicht 3 erfuerderen Konversioun op d’Schicht 1. D’Duerchgänge si ordentlech uewen iwwer d’Komponentstifter arrangéiert, an de Schicht 1 Drot ass fir d’éischt mam aktive Komponent ugeschloss an duerno mam Schicht 1 Pull-Down Widderstand.

Wéi kënne PCB Designer Topologie Planungs- a Kabelfäegkeete benotze fir de PCB Design séier ofzeschléissen

Figur 6: D’Resultat vum Routing mat der Detail 5 Topologie.

D’Conclusioun vum uewe genannte Beispill ass datt déi 17 Bits a véier verschidden Apparattypen detailléiert sinn, representéiert dem Designer seng Absicht fir Schicht a Wee Richtung, déi a ronn 30 Sekonnen erfaasst kënne ginn. Da kann héichqualitativ automatesch Drot duerchgefouert ginn, déi erfuerderlech Zäit ass ongeféier 10 Sekonnen.

Duerch den Niveau vun der Abstraktioun vun de Kabelen op d’Topologieplanung eropzesetzen, gëtt d’Gesamtverbindungszäit staark reduzéiert, an d’Designer hunn e ganz kloert Verständnis vun der Dicht an dem Potenzial fir den Design ze kompletéieren ier den Interconnect ufänkt, sou wéi firwat de Kabelen op dësem Punkt an den Design? Firwat net mat der Planung virgoen an Drot am Réck bäizefügen? Wéini gëtt déi voll Topologie geplangt? Wann dat uewe genannte Beispill ugesi gëtt, kann d’Abstraktioun vun engem Plang mat engem anere Plang benotzt ginn anstatt mat 17 getrennten Netzwierker mat ville Linesegmenter a ville Lächer an all Netzwierk, e Konzept dat besonnesch wichteg ass wann Dir en Engineering Change Order (ECO) berécksiichtegt .

Engineering Change Order (ECO)

Am folgende Beispill ass de FPGA Pin Output onkomplett. D’Designingenieuren hunn d’PCB Designer vun dësem Fakt informéiert, awer aus Zäitplanggrënn musse se den Design sou wäit wéi méiglech virukommen ier de FPGA Pin Output fäerdeg ass.

Am Fall vu bekannte Pinoutput fänkt de PCB Designer un den FPGA Raum ze plangen, a gläichzäiteg soll den Designer d’Lead vun aneren Apparater op FPGA berücksichtegen. Den IO war geplangt op der rietser Säit vun der FPGA ze sinn, awer elo ass et op der lénker Säit vun der FPGA, wouduerch de Pinoutput komplett anescht ass wéi den ursprénglechen Plang. Well Designer op engem méi héijen Abstraktiounsniveau schaffen, kënne se dës Ännerunge befaassen andeems se den Overhead erofhuelen fir all Drot ronderëm de FPGA ze beweegen an se mat Topologie Wee Modifikatioune z’ersetzen.

Wéi och ëmmer sinn et net nëmmen FPGas déi betraff sinn; Dës nei Pin Output beaflossen och d’Leads déi aus de verbonne Geräter kommen. D’Enn vum Wee beweegt sech och fir de flaach-agekapslte Lead Entrée Wee z’empfänken; Soss ginn verdreift Pair Kabelen verdreift, verschwenden wäertvoll Plaz op der héich Dicht PCB. Dréien fir dës Bits erfuerdert extra Plaz fir Drot a Perforatiounen, déi um Enn vun der Designphase net erfëllt kënne ginn. Wann den Zäitplang enk wier, wier et onméiglech sou Upassungen un all dës Strecken ze maachen. De Punkt ass datt d’Topologie Planung e méi héije Abstraktiounsniveau bitt, sou datt d’Ëmsetze vun dësen ECOs vill méi einfach ass.

Den automateschen Routing Algorithmus deen dem Designer seng Absicht follegt setzt eng Qualitéitsprioritéit iwwer eng Quantitéit Prioritéit. Wann e Qualitéitsprobleem identifizéiert gëtt, ass et ganz richteg d’Verbindung ze loossen anstatt eng schlecht Qualitéit Drot ze produzéieren, aus zwee Grënn. Als éischt ass et méi einfach eng gescheitert Verbindung ze verbannen wéi dës Kabelen mat schlechte Resultater an aner Kabelfunktiounen ze botzen déi d’Verdrahtung automatiséieren. Zweetens gëtt den Intent vum Designer duerchgefouert an den Designer bleift fir d’Qualitéit vun der Verbindung ze bestëmmen. Wéi och ëmmer, dës Iddien sinn nëmme nëtzlech wann d’Verbindunge vu gescheiterten Drot relativ einfach a lokal sinn.

E gutt Beispill ass d’Onméiglechkeet vun engem Kabel fir 100% geplangte Verbindungen z’erreechen. Amplaz d’Qualitéit opzeginn, erlaabt e puer Planung ze versoen, e puer onkonnektéiert Drot hannerloossen. All Dréit ofgelenkt ginn duerch Topologie Planung, awer net all féieren zu Komponent Pins. Dëst garantéiert datt et Plaz ass fir gescheitert Verbindungen a bitt eng relativ einfach Verbindung.

Dësen Artikel Resumé

Topologie Planung ass en Tool dat funktionnéiert mat engem digitaler signaliséierter PCB Designprozess an ass liicht zougänglech fir Designingenieuren, awer et huet och spezifesch raimlech, Schicht, a Verbindungsflossfäegkeeten fir komplex Planung Iwwerleeungen. PCB Designer kënnen d’Topologie Planungsinstrument am Ufank vum Design benotzen oder nodeems den Designingenieur hir IP kritt, ofhängeg vu wien dëse flexiblen Tool benotzt fir am Beschten an hiren Designëmfeld ze passen.

Topologie Kabele verfollegen einfach dem Designer säi Plang oder Intent fir qualitativ héichwäerteg Kabele Resultater ze liwweren. Topologie Planung, wann Dir mat ECO konfrontéiert sidd, ass vill méi séier ze bedreiwen wéi getrennte Verbindungen, sou datt d’Topologie Kabele méi séier ECO adoptéiere kënnen, séier a korrekt Resultater liwweren.