ಈ ಪತ್ರಿಕೆ ಇದರ ಮೇಲೆ ಕೇಂದ್ರೀಕರಿಸುತ್ತದೆ ಪಿಸಿಬಿ ವಿನ್ಯಾಸಕರು ಐಪಿಯನ್ನು ಬಳಸುತ್ತಾರೆ ಮತ್ತು ಐಪಿಯನ್ನು ಬೆಂಬಲಿಸಲು ಟೋಪೋಲಜಿ ಯೋಜನೆ ಮತ್ತು ರೂಟಿಂಗ್ ಟೂಲ್‌ಗಳನ್ನು ಬಳಸುತ್ತಾರೆ, ಸಂಪೂರ್ಣ ಪಿಸಿಬಿ ವಿನ್ಯಾಸವನ್ನು ತ್ವರಿತವಾಗಿ ಪೂರ್ಣಗೊಳಿಸುತ್ತಾರೆ. ಚಿತ್ರ 1 ರಿಂದ ನೀವು ನೋಡುವಂತೆ, ವಿನ್ಯಾಸದ ಎಂಜಿನಿಯರ್‌ರ ಜವಾಬ್ದಾರಿಯು ಐಪಿ ಅನ್ನು ಪಡೆಯುವುದು ಅಗತ್ಯ ಸಂಖ್ಯೆಯ ಸಣ್ಣ ಭಾಗಗಳನ್ನು ಹಾಕುವುದು ಮತ್ತು ಅವುಗಳ ನಡುವೆ ನಿರ್ಣಾಯಕ ಅಂತರ್ಸಂಪರ್ಕ ಮಾರ್ಗಗಳನ್ನು ಯೋಜಿಸುವುದು. ಐಪಿ ಪಡೆದ ನಂತರ, ಉಳಿದ ವಿನ್ಯಾಸವನ್ನು ಮಾಡುವ ಪಿಸಿಬಿ ವಿನ್ಯಾಸಕರಿಗೆ ಐಪಿ ಮಾಹಿತಿಯನ್ನು ಒದಗಿಸಬಹುದು.

PCB ವಿನ್ಯಾಸವನ್ನು ತ್ವರಿತವಾಗಿ ಪೂರ್ಣಗೊಳಿಸಲು PCB ವಿನ್ಯಾಸಕರು ಟೋಪೋಲಜಿ ಯೋಜನೆ ಮತ್ತು ವೈರಿಂಗ್ ಉಪಕರಣಗಳನ್ನು ಹೇಗೆ ಬಳಸಬಹುದು

ಚಿತ್ರ 1: ವಿನ್ಯಾಸ ಎಂಜಿನಿಯರ್‌ಗಳು ಐಪಿ ಪಡೆಯುತ್ತಾರೆ, ಪಿಸಿಬಿ ವಿನ್ಯಾಸಕರು ಐಪಿಯನ್ನು ಬೆಂಬಲಿಸಲು ಟೊಪೊಲಾಜಿ ಯೋಜನೆ ಮತ್ತು ವೈರಿಂಗ್ ಪರಿಕರಗಳನ್ನು ಮತ್ತಷ್ಟು ಬಳಸುತ್ತಾರೆ, ಸಂಪೂರ್ಣ ಪಿಸಿಬಿ ವಿನ್ಯಾಸವನ್ನು ತ್ವರಿತವಾಗಿ ಪೂರ್ಣಗೊಳಿಸುತ್ತಾರೆ.

ಸರಿಯಾದ ವಿನ್ಯಾಸದ ಉದ್ದೇಶವನ್ನು ಪಡೆಯಲು ವಿನ್ಯಾಸ ಎಂಜಿನಿಯರ್‌ಗಳು ಮತ್ತು ಪಿಸಿಬಿ ವಿನ್ಯಾಸಕರ ನಡುವಿನ ಪರಸ್ಪರ ಕ್ರಿಯೆ ಮತ್ತು ಪುನರಾವರ್ತನೆಯನ್ನು ನಡೆಸುವ ಬದಲು, ವಿನ್ಯಾಸ ಎಂಜಿನಿಯರ್‌ಗಳು ಈಗಾಗಲೇ ಈ ಮಾಹಿತಿಯನ್ನು ಪಡೆಯುತ್ತಾರೆ ಮತ್ತು ಫಲಿತಾಂಶಗಳು ಸಾಕಷ್ಟು ನಿಖರವಾಗಿದ್ದು, ಇದು ಪಿಸಿಬಿ ವಿನ್ಯಾಸಕರಿಗೆ ಬಹಳಷ್ಟು ಸಹಾಯ ಮಾಡುತ್ತದೆ. ಅನೇಕ ವಿನ್ಯಾಸಗಳಲ್ಲಿ, ವಿನ್ಯಾಸ ಎಂಜಿನಿಯರ್‌ಗಳು ಮತ್ತು ಪಿಸಿಬಿ ವಿನ್ಯಾಸಕರು ಪರಸ್ಪರ ಲೇಔಟ್ ಮತ್ತು ವೈರಿಂಗ್ ಮಾಡುತ್ತಾರೆ, ಇದು ಎರಡೂ ಕಡೆಗಳಲ್ಲಿ ಅಮೂಲ್ಯವಾದ ಸಮಯವನ್ನು ಕಳೆಯುತ್ತದೆ. ಐತಿಹಾಸಿಕವಾಗಿ, ಪರಸ್ಪರ ಕ್ರಿಯೆ ಅಗತ್ಯ, ಆದರೆ ಸಮಯ ತೆಗೆದುಕೊಳ್ಳುವ ಮತ್ತು ಅಸಮರ್ಥ. ವಿನ್ಯಾಸ ಎಂಜಿನಿಯರ್ ಒದಗಿಸಿದ ಆರಂಭಿಕ ಯೋಜನೆಯು ಸರಿಯಾದ ಘಟಕಗಳು, ಬಸ್ ಅಗಲ ಅಥವಾ ಪಿನ್ ಔಟ್ಪುಟ್ ಸೂಚನೆಗಳಿಲ್ಲದೆ ಕೇವಲ ಹಸ್ತಚಾಲಿತ ರೇಖಾಚಿತ್ರವಾಗಿರಬಹುದು.

ಟೋಪೋಲಜಿ ಯೋಜನಾ ತಂತ್ರಗಳನ್ನು ಬಳಸುವ ಎಂಜಿನಿಯರ್‌ಗಳು ವಿನ್ಯಾಸದಲ್ಲಿ ಪಿಸಿಬಿ ವಿನ್ಯಾಸಕಾರರು ಭಾಗಿಯಾಗುವುದರಿಂದ ಕೆಲವು ಘಟಕಗಳ ವಿನ್ಯಾಸ ಮತ್ತು ಅಂತರ್ಸಂಪರ್ಕಗಳನ್ನು ಸೆರೆಹಿಡಿಯಬಹುದು, ವಿನ್ಯಾಸಕ್ಕೆ ಇತರ ಘಟಕಗಳ ವಿನ್ಯಾಸ, ಇತರ ಐಒ ಮತ್ತು ಬಸ್ ರಚನೆಗಳು ಮತ್ತು ಎಲ್ಲಾ ಅಂತರ್ ಸಂಪರ್ಕಗಳ ಅಗತ್ಯವಿರುತ್ತದೆ.

ಪಿಸಿಬಿ ವಿನ್ಯಾಸಕಾರರು ಟೋಪೋಲಜಿ ಯೋಜನೆಯನ್ನು ಅಳವಡಿಸಿಕೊಳ್ಳಬೇಕು ಮತ್ತು ಸೂಕ್ತ ಲೇಔಟ್ ಮತ್ತು ಪರಸ್ಪರ ಯೋಜನೆಯನ್ನು ಸಾಧಿಸಲು ಲೇಔಟ್ ಮತ್ತು ಅನ್ಲೈಡ್ ಘಟಕಗಳೊಂದಿಗೆ ಸಂವಹನ ನಡೆಸಬೇಕು, ಆ ಮೂಲಕ ಪಿಸಿಬಿ ವಿನ್ಯಾಸ ದಕ್ಷತೆಯನ್ನು ಸುಧಾರಿಸಬೇಕು.

ನಿರ್ಣಾಯಕ ಮತ್ತು ಹೆಚ್ಚಿನ ಸಾಂದ್ರತೆಯ ಪ್ರದೇಶಗಳನ್ನು ಹಾಕಿದ ನಂತರ ಮತ್ತು ಟೋಪೋಲಜಿ ಯೋಜನೆಯನ್ನು ಪಡೆದ ನಂತರ, ಅಂತಿಮ ಟೋಪೋಲಜಿ ಯೋಜನೆಗೆ ಮೊದಲು ಲೇಔಟ್ ಅನ್ನು ಪೂರ್ಣಗೊಳಿಸಬಹುದು. ಆದ್ದರಿಂದ, ಕೆಲವು ಟೋಪೋಲಜಿ ಪಥಗಳು ಅಸ್ತಿತ್ವದಲ್ಲಿರುವ ವಿನ್ಯಾಸದೊಂದಿಗೆ ಕೆಲಸ ಮಾಡಬೇಕಾಗಬಹುದು. ಅವರು ಕಡಿಮೆ ಆದ್ಯತೆಯನ್ನು ಹೊಂದಿದ್ದರೂ, ಅವರು ಇನ್ನೂ ಸಂಪರ್ಕ ಹೊಂದಿರಬೇಕು. ಹೀಗಾಗಿ ಘಟಕಗಳ ವಿನ್ಯಾಸದ ಸುತ್ತಲೂ ಯೋಜನೆಯ ಭಾಗವನ್ನು ರಚಿಸಲಾಗಿದೆ. ಇದರ ಜೊತೆಯಲ್ಲಿ, ಈ ಮಟ್ಟದ ಯೋಜನೆಗೆ ಇತರ ಸಿಗ್ನಲ್‌ಗಳಿಗೆ ಅಗತ್ಯವಾದ ಆದ್ಯತೆಯನ್ನು ನೀಡಲು ಹೆಚ್ಚಿನ ವಿವರ ಬೇಕಾಗಬಹುದು.

ವಿವರವಾದ ಟೋಪೋಲಜಿ ಯೋಜನೆ

ಚಿತ್ರ 2 ಘಟಕಗಳನ್ನು ಹಾಕಿದ ನಂತರ ಅವುಗಳ ವಿವರವಾದ ವಿನ್ಯಾಸವನ್ನು ತೋರಿಸುತ್ತದೆ. ಬಸ್ ಒಟ್ಟು 17 ಬಿಟ್‌ಗಳನ್ನು ಹೊಂದಿದೆ, ಮತ್ತು ಅವುಗಳು ಸಾಕಷ್ಟು ವ್ಯವಸ್ಥಿತವಾದ ಸಿಗ್ನಲ್ ಹರಿವನ್ನು ಹೊಂದಿವೆ.

PCB ವಿನ್ಯಾಸವನ್ನು ತ್ವರಿತವಾಗಿ ಪೂರ್ಣಗೊಳಿಸಲು PCB ವಿನ್ಯಾಸಕರು ಟೋಪೋಲಜಿ ಯೋಜನೆ ಮತ್ತು ವೈರಿಂಗ್ ಉಪಕರಣಗಳನ್ನು ಹೇಗೆ ಬಳಸಬಹುದು

ಚಿತ್ರ 2: ಈ ಬಸ್‌ಗಳ ನೆಟ್‌ವರ್ಕ್ ಲೈನ್‌ಗಳು ಟೋಪೋಲಜಿ ಯೋಜನೆ ಮತ್ತು ಹೆಚ್ಚಿನ ಆದ್ಯತೆಯ ವಿನ್ಯಾಸದ ಫಲಿತಾಂಶವಾಗಿದೆ.

ಈ ಬಸ್ ಅನ್ನು ಯೋಜಿಸಲು, ಪಿಸಿಬಿ ವಿನ್ಯಾಸಕರು ಅಸ್ತಿತ್ವದಲ್ಲಿರುವ ಅಡೆತಡೆಗಳು, ಪದರ ವಿನ್ಯಾಸ ನಿಯಮಗಳು ಮತ್ತು ಇತರ ಪ್ರಮುಖ ನಿರ್ಬಂಧಗಳನ್ನು ಪರಿಗಣಿಸಬೇಕು. ಈ ಷರತ್ತುಗಳನ್ನು ಮನಸ್ಸಿನಲ್ಲಿಟ್ಟುಕೊಂಡು, ಚಿತ್ರ 3 ರಲ್ಲಿ ತೋರಿಸಿರುವಂತೆ ಅವರು ಬಸ್ಸಿನ ಟೋಪೋಲಜಿ ಪಥವನ್ನು ಮ್ಯಾಪ್ ಮಾಡಿದ್ದಾರೆ.

PCB ವಿನ್ಯಾಸವನ್ನು ತ್ವರಿತವಾಗಿ ಪೂರ್ಣಗೊಳಿಸಲು PCB ವಿನ್ಯಾಸಕರು ಟೋಪೋಲಜಿ ಯೋಜನೆ ಮತ್ತು ವೈರಿಂಗ್ ಉಪಕರಣಗಳನ್ನು ಹೇಗೆ ಬಳಸಬಹುದು

ಚಿತ್ರ 3: ಯೋಜಿತ ಬಸ್.

ಚಿತ್ರ 3 ರಲ್ಲಿ, ವಿವರವಾದ “1” ಕಾಂಪೊನೆಂಟ್ ಪಿನ್‌ಗಳಿಂದ ವಿವರವಾದ “2” ಗೆ ಹೋಗುವ ಟೋಪೋಲಜಿಕಲ್ ಪಥಕ್ಕಾಗಿ “ಕೆಂಪು” ಮೇಲಿನ ಪದರದ ಮೇಲೆ ಘಟಕ ಪಿನ್‌ಗಳನ್ನು ಇಡುತ್ತದೆ. ಈ ಭಾಗಕ್ಕೆ ಬಳಸಲಾಗದ ಪ್ರದೇಶವನ್ನು ಬಳಸಲಾಗಿದ್ದು, ಮೊದಲ ಪದರವನ್ನು ಮಾತ್ರ ಕೇಬಲ್ ಲೇಯರ್ ಎಂದು ಗುರುತಿಸಲಾಗಿದೆ. ವಿನ್ಯಾಸದ ದೃಷ್ಟಿಕೋನದಿಂದ ಇದು ಸ್ಪಷ್ಟವಾಗಿ ತೋರುತ್ತದೆ, ಮತ್ತು ರೂಟಿಂಗ್ ಅಲ್ಗಾರಿದಮ್ ಟೋಪೋಲಜಿಕಲ್ ಪಥವನ್ನು ಮೇಲಿನ ಪದರವನ್ನು ಕೆಂಪು ಬಣ್ಣಕ್ಕೆ ಸಂಪರ್ಕಿಸುತ್ತದೆ. ಆದಾಗ್ಯೂ, ಈ ನಿರ್ದಿಷ್ಟ ಬಸ್ ಅನ್ನು ಸ್ವಯಂಚಾಲಿತವಾಗಿ ರೂಟಿಂಗ್ ಮಾಡುವ ಮೊದಲು ಕೆಲವು ಅಡೆತಡೆಗಳು ಇತರ ಲೇಯರ್ ರೂಟಿಂಗ್ ಆಯ್ಕೆಗಳೊಂದಿಗೆ ಅಲ್ಗಾರಿದಮ್ ಅನ್ನು ಒದಗಿಸಬಹುದು.

ಬಸ್ ಅನ್ನು ಮೊದಲ ಪದರದಲ್ಲಿ ಬಿಗಿಯಾದ ಕುರುಹುಗಳಾಗಿ ಆಯೋಜಿಸಲಾಗಿರುವುದರಿಂದ, ಡಿಸೈನರ್ ಮೂರನೇ ಪಿಯರ್‌ಗೆ ಪರಿವರ್ತನೆಯನ್ನು ವಿವರ 3 ರಲ್ಲಿ ಯೋಜಿಸಲು ಆರಂಭಿಸುತ್ತಾನೆ, ಬಸ್ ಪಿಸಿಬಿಯ ಉದ್ದಕ್ಕೂ ಪ್ರಯಾಣಿಸುವ ದೂರವನ್ನು ಗಣನೆಗೆ ತೆಗೆದುಕೊಳ್ಳುತ್ತದೆ. ಪ್ರತಿರೋಧವನ್ನು ಸರಿಹೊಂದಿಸಲು ಹೆಚ್ಚುವರಿ ಸ್ಥಳಾವಕಾಶ ಬೇಕಾಗಿರುವುದರಿಂದ ಮೂರನೇ ಪದರದ ಈ ಟೋಪೋಲಜಿಕಲ್ ಪಥವು ಮೇಲಿನ ಪದರಕ್ಕಿಂತ ಅಗಲವಾಗಿದೆ ಎಂಬುದನ್ನು ಗಮನಿಸಿ. ಇದರ ಜೊತೆಯಲ್ಲಿ, ವಿನ್ಯಾಸವು ಪದರದ ಪರಿವರ್ತನೆಗಾಗಿ ನಿಖರವಾದ ಸ್ಥಳವನ್ನು (17 ರಂಧ್ರಗಳು) ನಿರ್ದಿಷ್ಟಪಡಿಸುತ್ತದೆ.

ಟೊಪೊಲಾಜಿಕಲ್ ಪಥವು ಚಿತ್ರ 3 ರ ಬಲ-ಮಧ್ಯ ಭಾಗವನ್ನು ವಿವರವಾಗಿ “4” ಗೆ ಅನುಸರಿಸುವುದರಿಂದ, ಅನೇಕ ಸಿಂಗಲ್-ಬಿಟ್ ಟಿ-ಆಕಾರದ ಜಂಕ್ಷನ್‌ಗಳನ್ನು ಟೋಪೋಲಾಲಾಜಿಕಲ್ ಪಥದ ಸಂಪರ್ಕಗಳು ಮತ್ತು ಪ್ರತ್ಯೇಕ ಘಟಕ ಪಿನ್‌ಗಳಿಂದ ಡ್ರಾ ಮಾಡಬೇಕಾಗುತ್ತದೆ. ಪಿಸಿಬಿ ಡಿಸೈನರ್ ಆಯ್ಕೆಯು ಹೆಚ್ಚಿನ ಸಂಪರ್ಕ ಹರಿವನ್ನು ಲೇಯರ್ 3 ನಲ್ಲಿ ಮತ್ತು ಕಾಂಪೊನೆಂಟ್ ಪಿನ್‌ಗಳನ್ನು ಸಂಪರ್ಕಿಸಲು ಇತರ ಲೇಯರ್‌ಗಳ ಮೂಲಕ ಇಡುವುದು. ಆದ್ದರಿಂದ ಅವರು ಮುಖ್ಯ ಬಂಡಲ್‌ನಿಂದ ಲೇಯರ್ 4 (ಪಿಂಕ್) ಗೆ ಸಂಪರ್ಕವನ್ನು ಸೂಚಿಸಲು ಟೋಪೋಲಜಿ ಪ್ರದೇಶವನ್ನು ಚಿತ್ರಿಸಿದರು, ಮತ್ತು ಈ ಸಿಂಗಲ್-ಬಿಟ್ ಟಿ-ಆಕಾರದ ಸಂಪರ್ಕಗಳನ್ನು ಲೇಯರ್ 2 ಗೆ ಸಂಪರ್ಕಿಸಿದರು ಮತ್ತು ನಂತರ ಇತರ ಥ್ರೋ-ಹೋಲ್‌ಗಳನ್ನು ಬಳಸಿಕೊಂಡು ಡಿವೈಸ್ ಪಿನ್‌ಗಳಿಗೆ ಸಂಪರ್ಕ ಹೊಂದಿದ್ದರು.

ಟೋಪೋಲಜಿಕಲ್ ಪಥಗಳು 3 ನೇ ಹಂತದಲ್ಲಿ ಸಕ್ರಿಯ ಸಾಧನಗಳನ್ನು ಸಂಪರ್ಕಿಸಲು “5” ವಿವರವಾಗಿ ಮುಂದುವರಿಯುತ್ತದೆ. ಈ ಸಂಪರ್ಕಗಳನ್ನು ಸಕ್ರಿಯ ಪಿನ್‌ಗಳಿಂದ ಸಕ್ರಿಯ ಸಾಧನದ ಕೆಳಗಿರುವ ಪುಲ್-ಡೌನ್ ರೆಸಿಸ್ಟರ್‌ಗೆ ಸಂಪರ್ಕಿಸಲಾಗುತ್ತದೆ. ಲೇಯರ್ 3 ರಿಂದ ಲೇಯರ್ 1 ರವರೆಗಿನ ಸಂಪರ್ಕಗಳನ್ನು ನಿಯಂತ್ರಿಸಲು ಡಿಸೈನರ್ ಮತ್ತೊಂದು ಟೋಪೋಲಜಿ ಪ್ರದೇಶವನ್ನು ಬಳಸುತ್ತಾರೆ, ಅಲ್ಲಿ ಕಾಂಪೊನೆಂಟ್ ಪಿನ್‌ಗಳನ್ನು ಸಕ್ರಿಯ ಸಾಧನಗಳಾಗಿ ಮತ್ತು ಪುಲ್-ಡೌನ್ ರೆಸಿಸ್ಟರ್‌ಗಳಾಗಿ ವಿಂಗಡಿಸಲಾಗಿದೆ.

ಈ ಮಟ್ಟದ ವಿವರವಾದ ಯೋಜನೆ ಪೂರ್ಣಗೊಳ್ಳಲು ಸುಮಾರು 30 ಸೆಕೆಂಡುಗಳನ್ನು ತೆಗೆದುಕೊಂಡಿತು. ಒಮ್ಮೆ ಈ ಯೋಜನೆಯನ್ನು ಸೆರೆಹಿಡಿದ ನಂತರ, ಪಿಸಿಬಿ ಡಿಸೈನರ್ ತಕ್ಷಣವೇ ಮಾರ್ಗನಿರ್ದೇಶನ ಮಾಡಲು ಅಥವಾ ಮತ್ತಷ್ಟು ಟೋಪೋಲಜಿ ಯೋಜನೆಗಳನ್ನು ರಚಿಸಲು ಬಯಸಬಹುದು, ಮತ್ತು ನಂತರ ಎಲ್ಲಾ ಟೋಪೋಲಜಿ ಯೋಜನೆಗಳನ್ನು ಸ್ವಯಂಚಾಲಿತ ರೂಟಿಂಗ್ ಮೂಲಕ ಪೂರ್ಣಗೊಳಿಸಬಹುದು. ಯೋಜನೆ ಪೂರ್ಣಗೊಂಡಾಗಿನಿಂದ ಸ್ವಯಂಚಾಲಿತ ವೈರಿಂಗ್ ಫಲಿತಾಂಶಗಳವರೆಗೆ 10 ಸೆಕೆಂಡುಗಳಿಗಿಂತ ಕಡಿಮೆ. ವೇಗವು ನಿಜವಾಗಿಯೂ ಅಪ್ರಸ್ತುತವಾಗುತ್ತದೆ, ಮತ್ತು ವಿನ್ಯಾಸಕರ ಉದ್ದೇಶಗಳನ್ನು ನಿರ್ಲಕ್ಷಿಸಿದರೆ ಮತ್ತು ಸ್ವಯಂಚಾಲಿತ ವೈರಿಂಗ್ ಗುಣಮಟ್ಟ ಕಳಪೆಯಾಗಿದ್ದರೆ ವಾಸ್ತವವಾಗಿ ಇದು ಸಮಯ ವ್ಯರ್ಥವಾಗುತ್ತದೆ. ಕೆಳಗಿನ ರೇಖಾಚಿತ್ರಗಳು ಸ್ವಯಂಚಾಲಿತ ವೈರಿಂಗ್ ಫಲಿತಾಂಶಗಳನ್ನು ತೋರಿಸುತ್ತವೆ.

ಟೋಪೋಲಜಿ ರೂಟಿಂಗ್

ಮೇಲಿನ ಎಡಭಾಗದಿಂದ ಪ್ರಾರಂಭಿಸಿ, ಘಟಕ ಪಿನ್‌ಗಳಿಂದ ಎಲ್ಲಾ ತಂತಿಗಳು ಲೇಯರ್ 1 ನಲ್ಲಿವೆ, ಡಿಸೈನರ್ ವ್ಯಕ್ತಪಡಿಸಿದಂತೆ ಮತ್ತು ಬಿಗಿಯಾದ ಬಸ್ ರಚನೆಯಲ್ಲಿ ಸಂಕುಚಿತಗೊಂಡಿದೆ, ಚಿತ್ರ 1 ರಲ್ಲಿ ವಿವರಗಳು “2” ಮತ್ತು “4” ನಲ್ಲಿ ತೋರಿಸಿರುವಂತೆ. ಲೆವೆಲ್ 1 ಮತ್ತು ಲೆವೆಲ್ 3 ರ ನಡುವಿನ ಪರಿವರ್ತನೆಯು ವಿವರವಾಗಿ “3” ನಲ್ಲಿ ನಡೆಯುತ್ತದೆ ಮತ್ತು ಬಹಳ-ಜಾಗವನ್ನು ಸೇವಿಸುವ ಮೂಲಕ ರಂಧ್ರವನ್ನು ತೆಗೆದುಕೊಳ್ಳುತ್ತದೆ. ಮತ್ತೊಮ್ಮೆ, ಪ್ರತಿರೋಧದ ಅಂಶವನ್ನು ಗಣನೆಗೆ ತೆಗೆದುಕೊಳ್ಳಲಾಗುತ್ತದೆ, ಆದ್ದರಿಂದ ರೇಖೆಗಳು ಅಗಲ ಮತ್ತು ಹೆಚ್ಚು ಅಂತರವನ್ನು ಹೊಂದಿರುತ್ತವೆ, ನಿಜವಾದ ಅಗಲ ಮಾರ್ಗದಿಂದ ಪ್ರತಿನಿಧಿಸಲಾಗುತ್ತದೆ.

PCB ವಿನ್ಯಾಸವನ್ನು ತ್ವರಿತವಾಗಿ ಪೂರ್ಣಗೊಳಿಸಲು PCB ವಿನ್ಯಾಸಕರು ಟೋಪೋಲಜಿ ಯೋಜನೆ ಮತ್ತು ವೈರಿಂಗ್ ಉಪಕರಣಗಳನ್ನು ಹೇಗೆ ಬಳಸಬಹುದು

ಚಿತ್ರ 4: ಸ್ಥಳಶಾಸ್ತ್ರ 1 ಮತ್ತು 3 ರೊಂದಿಗೆ ರೂಟಿಂಗ್‌ನ ಫಲಿತಾಂಶಗಳು.

ಚಿತ್ರ 4 ರಲ್ಲಿ ವಿವರವಾಗಿ ತೋರಿಸಿರುವಂತೆ “5”, ಸಿಂಗಲ್-ಬಿಟ್ ಟಿ-ಟೈಪ್ ಜಂಕ್ಷನ್‌ಗಳನ್ನು ಸರಿಹೊಂದಿಸಲು ರಂಧ್ರಗಳನ್ನು ಬಳಸಬೇಕಾದ ಕಾರಣ ಟೋಪೋಲಜಿ ಪಥವು ದೊಡ್ಡದಾಗುತ್ತದೆ. ಇಲ್ಲಿ ಯೋಜನೆಯು ಮತ್ತೊಮ್ಮೆ ಈ ಸಿಂಗಲ್-ಬಿಟ್ ಟಿ-ಟೈಪ್ ಎಕ್ಸ್‌ಚೇಂಜ್ ಪಾಯಿಂಟ್‌ಗಳಿಗಾಗಿ ವಿನ್ಯಾಸಕರ ಉದ್ದೇಶವನ್ನು ಪ್ರತಿಬಿಂಬಿಸುತ್ತದೆ, ಲೇಯರ್ 3 ರಿಂದ ಲೇಯರ್ 4 ಗೆ ವೈರಿಂಗ್ ಮಾಡುತ್ತದೆ. ಇದರ ಜೊತೆಯಲ್ಲಿ, ಮೂರನೆಯ ಪದರದ ಮೇಲಿನ ಕುರುಹು ತುಂಬಾ ಬಿಗಿಯಾಗಿರುತ್ತದೆ, ಆದರೂ ಅದು ಅಳವಡಿಕೆಯ ರಂಧ್ರದಲ್ಲಿ ಸ್ವಲ್ಪ ವಿಸ್ತರಿಸಿದರೂ, ರಂಧ್ರವನ್ನು ಹಾದುಹೋದ ನಂತರ ಅದು ಶೀಘ್ರದಲ್ಲೇ ಮತ್ತೆ ಬಿಗಿಗೊಳಿಸುತ್ತದೆ.

PCB ವಿನ್ಯಾಸವನ್ನು ತ್ವರಿತವಾಗಿ ಪೂರ್ಣಗೊಳಿಸಲು PCB ವಿನ್ಯಾಸಕರು ಟೋಪೋಲಜಿ ಯೋಜನೆ ಮತ್ತು ವೈರಿಂಗ್ ಉಪಕರಣಗಳನ್ನು ಹೇಗೆ ಬಳಸಬಹುದು

ಚಿತ್ರ 5: ವಿವರ 4 ಟೋಪೋಲಜಿಯೊಂದಿಗೆ ರೂಟಿಂಗ್‌ನ ಫಲಿತಾಂಶ.

ಚಿತ್ರ 6 ವಿವರವಾದ “5” ನಲ್ಲಿ ಸ್ವಯಂಚಾಲಿತ ವೈರಿಂಗ್ ಫಲಿತಾಂಶವನ್ನು ತೋರಿಸುತ್ತದೆ. ಲೇಯರ್ 3 ನಲ್ಲಿರುವ ಸಕ್ರಿಯ ಸಾಧನ ಸಂಪರ್ಕಗಳಿಗೆ ಲೇಯರ್ 1 ಗೆ ಪರಿವರ್ತನೆಯ ಅಗತ್ಯವಿದೆ. ಥ್ರೋ-ಹೋಲ್‌ಗಳನ್ನು ಕಾಂಪೊನೆಂಟ್ ಪಿನ್‌ಗಳ ಮೇಲೆ ಅಂದವಾಗಿ ಜೋಡಿಸಲಾಗಿದೆ, ಮತ್ತು ಲೇಯರ್ 1 ವೈರ್ ಅನ್ನು ಮೊದಲು ಸಕ್ರಿಯ ಘಟಕಕ್ಕೆ ಮತ್ತು ನಂತರ ಲೇಯರ್ 1 ಪುಲ್-ಡೌನ್ ರೆಸಿಸ್ಟರ್‌ಗೆ ಜೋಡಿಸಲಾಗಿದೆ.

PCB ವಿನ್ಯಾಸವನ್ನು ತ್ವರಿತವಾಗಿ ಪೂರ್ಣಗೊಳಿಸಲು PCB ವಿನ್ಯಾಸಕರು ಟೋಪೋಲಜಿ ಯೋಜನೆ ಮತ್ತು ವೈರಿಂಗ್ ಉಪಕರಣಗಳನ್ನು ಹೇಗೆ ಬಳಸಬಹುದು

ಚಿತ್ರ 6: ವಿವರ 5 ಟೋಪೋಲಜಿಯೊಂದಿಗೆ ರೂಟಿಂಗ್‌ನ ಫಲಿತಾಂಶ.

ಮೇಲಿನ ಉದಾಹರಣೆಯ ತೀರ್ಮಾನವೆಂದರೆ 17 ಬಿಟ್‌ಗಳನ್ನು ನಾಲ್ಕು ವಿಭಿನ್ನ ಸಾಧನ ಪ್ರಕಾರಗಳಾಗಿ ವಿವರಿಸಲಾಗಿದೆ, ಇದು ಲೇಯರ್ ಮತ್ತು ಪಥದ ದಿಕ್ಕಿನ ವಿನ್ಯಾಸಕರ ಉದ್ದೇಶವನ್ನು ಪ್ರತಿನಿಧಿಸುತ್ತದೆ, ಇದನ್ನು ಸುಮಾರು 30 ಸೆಕೆಂಡುಗಳಲ್ಲಿ ಸೆರೆಹಿಡಿಯಬಹುದು. ನಂತರ ಉತ್ತಮ ಗುಣಮಟ್ಟದ ಸ್ವಯಂಚಾಲಿತ ವೈರಿಂಗ್ ಅನ್ನು ಕೈಗೊಳ್ಳಬಹುದು, ಅಗತ್ಯವಿರುವ ಸಮಯ ಸುಮಾರು 10 ಸೆಕೆಂಡುಗಳು.

ವೈರಿಂಗ್‌ನಿಂದ ಟೋಪೋಲಜಿ ಯೋಜನೆಗೆ ಅಮೂರ್ತತೆಯ ಮಟ್ಟವನ್ನು ಹೆಚ್ಚಿಸುವ ಮೂಲಕ, ಒಟ್ಟು ಇಂಟರ್‌ಕನೆಕ್ಟ್ ಸಮಯವು ಬಹಳವಾಗಿ ಕಡಿಮೆಯಾಗುತ್ತದೆ, ಮತ್ತು ವಿನ್ಯಾಸಕರು ಸಾಂದ್ರತೆಯ ಬಗ್ಗೆ ನಿಜವಾಗಿಯೂ ಸ್ಪಷ್ಟವಾದ ತಿಳುವಳಿಕೆಯನ್ನು ಹೊಂದಿದ್ದಾರೆ ಮತ್ತು ಅಂತರ್ಸಂಪರ್ಕ ಪ್ರಾರಂಭವಾಗುವ ಮೊದಲು ವಿನ್ಯಾಸವನ್ನು ಪೂರ್ಣಗೊಳಿಸುವ ಸಾಮರ್ಥ್ಯವನ್ನು ಹೊಂದಿದ್ದಾರೆ, ಉದಾಹರಣೆಗೆ ಈ ಹಂತದಲ್ಲಿ ವೈರಿಂಗ್ ಅನ್ನು ಏಕೆ ಇರಿಸಿಕೊಳ್ಳಿ ವಿನ್ಯಾಸ? ಯೋಜನೆಯನ್ನು ಮುಂದುವರಿಸಿ ಮತ್ತು ಹಿಂಭಾಗದಲ್ಲಿ ವೈರಿಂಗ್ ಅನ್ನು ಏಕೆ ಸೇರಿಸಬಾರದು? ಪೂರ್ಣ ಟೋಪೋಲಜಿಯನ್ನು ಯಾವಾಗ ಯೋಜಿಸಲಾಗುವುದು? ಮೇಲಿನ ಉದಾಹರಣೆಯನ್ನು ಪರಿಗಣಿಸಿದರೆ, ಒಂದು ಯೋಜನೆಯ ಅಮೂರ್ತತೆಯನ್ನು ಇನ್ನೊಂದು ಯೋಜನೆಯೊಂದಿಗೆ ಬಳಸಬಹುದು ಬದಲಿಗೆ 17 ಪ್ರತ್ಯೇಕ ಜಾಲಗಳು ಅನೇಕ ಸಾಲುಗಳ ವಿಭಾಗಗಳು ಮತ್ತು ಪ್ರತಿ ಜಾಲದಲ್ಲಿ ಅನೇಕ ರಂಧ್ರಗಳು, ಎಂಜಿನಿಯರಿಂಗ್ ಬದಲಾವಣೆ ಆದೇಶವನ್ನು (ECO) ಪರಿಗಣಿಸುವಾಗ ವಿಶೇಷವಾಗಿ ಮುಖ್ಯವಾದ ಪರಿಕಲ್ಪನೆ. .

ಎಂಜಿನಿಯರಿಂಗ್ ಬದಲಾವಣೆ ಆದೇಶ (ECO)

ಕೆಳಗಿನ ಉದಾಹರಣೆಯಲ್ಲಿ, FPGA ಪಿನ್ ಔಟ್ಪುಟ್ ಅಪೂರ್ಣವಾಗಿದೆ. ವಿನ್ಯಾಸದ ಎಂಜಿನಿಯರ್‌ಗಳು ಈ ಸಂಗತಿಯನ್ನು ಪಿಸಿಬಿ ವಿನ್ಯಾಸಕಾರರಿಗೆ ತಿಳಿಸಿದ್ದಾರೆ, ಆದರೆ ವೇಳಾಪಟ್ಟಿ ಕಾರಣಗಳಿಗಾಗಿ, ಅವರು ಎಫ್‌ಪಿಜಿಎ ಪಿನ್ ಔಟ್ಪುಟ್ ಪೂರ್ಣಗೊಳ್ಳುವ ಮೊದಲು ವಿನ್ಯಾಸವನ್ನು ಸಾಧ್ಯವಾದಷ್ಟು ಮುಂದಕ್ಕೆ ಹಾಕಬೇಕು.

ತಿಳಿದಿರುವ ಪಿನ್ ಔಟ್ಪುಟ್ನ ಸಂದರ್ಭದಲ್ಲಿ, ಪಿಸಿಬಿ ಡಿಸೈನರ್ FPGA ಜಾಗವನ್ನು ಯೋಜಿಸಲು ಪ್ರಾರಂಭಿಸುತ್ತಾರೆ, ಮತ್ತು ಅದೇ ಸಮಯದಲ್ಲಿ, ಡಿಸೈನರ್ ಇತರ ಸಾಧನಗಳಿಂದ FPGA ಗೆ ಮುನ್ನಡೆಗಳನ್ನು ಪರಿಗಣಿಸಬೇಕು. IO ಅನ್ನು FPGA ಯ ಬಲಭಾಗದಲ್ಲಿ ಯೋಜಿಸಲಾಗಿತ್ತು, ಆದರೆ ಈಗ ಅದು FPGA ಯ ಎಡಭಾಗದಲ್ಲಿದೆ, ಇದರಿಂದಾಗಿ ಪಿನ್ ಉತ್ಪಾದನೆಯು ಮೂಲ ಯೋಜನೆಯಿಂದ ಸಂಪೂರ್ಣವಾಗಿ ಭಿನ್ನವಾಗಿದೆ. ವಿನ್ಯಾಸಕಾರರು ಉನ್ನತ ಮಟ್ಟದ ಅಮೂರ್ತತೆಯಲ್ಲಿ ಕೆಲಸ ಮಾಡುತ್ತಿರುವ ಕಾರಣ, ಅವರು FPGA ಯ ಸುತ್ತ ಎಲ್ಲಾ ವೈರಿಂಗ್‌ಗಳನ್ನು ಚಲಿಸುವ ಓವರ್‌ಹೆಡ್ ಅನ್ನು ತೆಗೆದು ಅದನ್ನು ಟೋಪೋಲಜಿ ಪಥದ ಮಾರ್ಪಾಡುಗಳೊಂದಿಗೆ ಬದಲಾಯಿಸುವ ಮೂಲಕ ಈ ಬದಲಾವಣೆಗಳಿಗೆ ಅವಕಾಶ ಕಲ್ಪಿಸಬಹುದು.

ಆದಾಗ್ಯೂ, ಇದು ಕೇವಲ FPGas ಮೇಲೆ ಪರಿಣಾಮ ಬೀರುವುದಿಲ್ಲ; ಈ ಹೊಸ ಪಿನ್ ಉತ್ಪನ್ನಗಳು ಸಂಬಂಧಿತ ಸಾಧನಗಳಿಂದ ಹೊರಬರುವ ಪಾತ್ರಗಳ ಮೇಲೂ ಪರಿಣಾಮ ಬೀರುತ್ತವೆ. ಪಥದ ಅಂತ್ಯವು ಸಮತಟ್ಟಾದ ಸುತ್ತುವರಿದ ದಾರಿ ಪ್ರವೇಶ ಮಾರ್ಗವನ್ನು ಸರಿಹೊಂದಿಸಲು ಚಲಿಸುತ್ತದೆ; ಇಲ್ಲವಾದರೆ, ತಿರುಚಿದ ಜೋಡಿ ಕೇಬಲ್‌ಗಳನ್ನು ತಿರುಚಲಾಗುತ್ತದೆ, ಹೆಚ್ಚಿನ ಸಾಂದ್ರತೆಯ ಪಿಸಿಬಿಯಲ್ಲಿ ಅಮೂಲ್ಯವಾದ ಜಾಗವನ್ನು ಹಾಳುಮಾಡುತ್ತದೆ. ಈ ಬಿಟ್‌ಗಳಿಗಾಗಿ ತಿರುಚಲು ವೈರಿಂಗ್ ಮತ್ತು ರಂದ್ರಗಳಿಗೆ ಹೆಚ್ಚುವರಿ ಸ್ಥಳಾವಕಾಶ ಬೇಕಾಗುತ್ತದೆ, ಇದನ್ನು ವಿನ್ಯಾಸ ಹಂತದ ಕೊನೆಯಲ್ಲಿ ಪೂರೈಸಲಾಗುವುದಿಲ್ಲ. ವೇಳಾಪಟ್ಟಿ ಬಿಗಿಯಾಗಿದ್ದರೆ, ಈ ಎಲ್ಲಾ ಮಾರ್ಗಗಳಿಗೆ ಇಂತಹ ಹೊಂದಾಣಿಕೆಗಳನ್ನು ಮಾಡುವುದು ಅಸಾಧ್ಯ. ವಿಷಯವೆಂದರೆ ಟೋಪೋಲಜಿ ಯೋಜನೆ ಉನ್ನತ ಮಟ್ಟದ ಅಮೂರ್ತತೆಯನ್ನು ಒದಗಿಸುತ್ತದೆ, ಆದ್ದರಿಂದ ಈ ECO ಗಳನ್ನು ಕಾರ್ಯಗತಗೊಳಿಸುವುದು ತುಂಬಾ ಸುಲಭ.

ವಿನ್ಯಾಸಕರ ಉದ್ದೇಶವನ್ನು ಅನುಸರಿಸುವ ಸ್ವಯಂಚಾಲಿತ ರೂಟಿಂಗ್ ಅಲ್ಗಾರಿದಮ್ ಪ್ರಮಾಣ ಆದ್ಯತೆಯ ಮೇಲೆ ಗುಣಮಟ್ಟದ ಆದ್ಯತೆಯನ್ನು ಹೊಂದಿಸುತ್ತದೆ. ಗುಣಮಟ್ಟದ ಸಮಸ್ಯೆಯನ್ನು ಗುರುತಿಸಿದರೆ, ಎರಡು ಕಾರಣಗಳಿಗಾಗಿ, ಕಳಪೆ-ಗುಣಮಟ್ಟದ ವೈರಿಂಗ್ ಅನ್ನು ಉತ್ಪಾದಿಸುವ ಬದಲು ಸಂಪರ್ಕವನ್ನು ವಿಫಲಗೊಳಿಸಲು ಬಿಡುವುದು ಸರಿಯಾಗಿದೆ. ಮೊದಲಿಗೆ, ವೈರಿಂಗ್ ಅನ್ನು ಸ್ವಯಂಚಾಲಿತಗೊಳಿಸುವ ಕೆಟ್ಟ ಫಲಿತಾಂಶಗಳು ಮತ್ತು ಇತರ ವೈರಿಂಗ್ ಕಾರ್ಯಾಚರಣೆಗಳೊಂದಿಗೆ ಈ ವೈರಿಂಗ್ ಅನ್ನು ಸ್ವಚ್ಛಗೊಳಿಸುವುದಕ್ಕಿಂತ ವಿಫಲವಾದ ಸಂಪರ್ಕವನ್ನು ಸಂಪರ್ಕಿಸುವುದು ಸುಲಭವಾಗಿದೆ. ಎರಡನೆಯದಾಗಿ, ಡಿಸೈನರ್ ಉದ್ದೇಶವನ್ನು ಕೈಗೊಳ್ಳಲಾಗುತ್ತದೆ ಮತ್ತು ಸಂಪರ್ಕದ ಗುಣಮಟ್ಟವನ್ನು ನಿರ್ಧರಿಸಲು ಡಿಸೈನರ್ ಅನ್ನು ಬಿಡಲಾಗುತ್ತದೆ. ಆದಾಗ್ಯೂ, ವಿಫಲವಾದ ವೈರಿಂಗ್ ಸಂಪರ್ಕಗಳು ತುಲನಾತ್ಮಕವಾಗಿ ಸರಳ ಮತ್ತು ಸ್ಥಳೀಯವಾಗಿದ್ದರೆ ಮಾತ್ರ ಈ ವಿಚಾರಗಳು ಉಪಯುಕ್ತವಾಗಿವೆ.

ಒಂದು ಉತ್ತಮ ಉದಾಹರಣೆಯೆಂದರೆ 100% ಯೋಜಿತ ಸಂಪರ್ಕಗಳನ್ನು ಸಾಧಿಸಲು ಕೇಬಲ್ಲರ್ ಅಸಮರ್ಥತೆ. ಗುಣಮಟ್ಟವನ್ನು ತ್ಯಾಗ ಮಾಡುವ ಬದಲು, ಕೆಲವು ಯೋಜನೆ ವಿಫಲವಾಗಲು ಅವಕಾಶ ಮಾಡಿಕೊಡಿ, ಕೆಲವು ಸಂಪರ್ಕವಿಲ್ಲದ ವೈರಿಂಗ್ ಅನ್ನು ಬಿಟ್ಟುಬಿಡಿ. ಎಲ್ಲಾ ತಂತಿಗಳನ್ನು ಟೋಪೋಲಜಿ ಯೋಜನೆ ಮೂಲಕ ರವಾನಿಸಲಾಗಿದೆ, ಆದರೆ ಎಲ್ಲಾ ಘಟಕ ಪಿನ್‌ಗಳಿಗೆ ಕಾರಣವಾಗುವುದಿಲ್ಲ. ವಿಫಲವಾದ ಸಂಪರ್ಕಗಳಿಗೆ ಸ್ಥಳವಿದೆ ಎಂದು ಇದು ಖಚಿತಪಡಿಸುತ್ತದೆ ಮತ್ತು ತುಲನಾತ್ಮಕವಾಗಿ ಸುಲಭ ಸಂಪರ್ಕವನ್ನು ಒದಗಿಸುತ್ತದೆ.

ಈ ಲೇಖನದ ಸಾರಾಂಶ

ಟೋಪೋಲಜಿ ಯೋಜನೆ ಎನ್ನುವುದು ಡಿಜಿಟಲ್ ಸಿಗ್ನಲೈಸ್ಡ್ ಪಿಸಿಬಿ ವಿನ್ಯಾಸ ಪ್ರಕ್ರಿಯೆಯೊಂದಿಗೆ ಕೆಲಸ ಮಾಡುವ ಸಾಧನವಾಗಿದೆ ಮತ್ತು ವಿನ್ಯಾಸ ಎಂಜಿನಿಯರ್‌ಗಳಿಗೆ ಸುಲಭವಾಗಿ ಪ್ರವೇಶಿಸಬಹುದು, ಆದರೆ ಸಂಕೀರ್ಣ ಯೋಜನೆ ಪರಿಗಣನೆಗಳಿಗಾಗಿ ಇದು ನಿರ್ದಿಷ್ಟ ಪ್ರಾದೇಶಿಕ, ಪದರ ಮತ್ತು ಸಂಪರ್ಕ ಹರಿವಿನ ಸಾಮರ್ಥ್ಯಗಳನ್ನು ಹೊಂದಿದೆ. ಪಿಸಿಬಿ ವಿನ್ಯಾಸಕರು ವಿನ್ಯಾಸದ ಆರಂಭದಲ್ಲಿ ಅಥವಾ ವಿನ್ಯಾಸದ ಎಂಜಿನಿಯರ್ ತಮ್ಮ ಐಪಿ ಪಡೆದ ನಂತರ ಟೊಪೊಲಾಜಿ ಯೋಜನಾ ಸಾಧನವನ್ನು ಬಳಸಬಹುದು, ಯಾರು ತಮ್ಮ ವಿನ್ಯಾಸ ಪರಿಸರಕ್ಕೆ ಸೂಕ್ತವಾಗಿ ಹೊಂದಿಕೊಳ್ಳುತ್ತಾರೆ ಎಂಬುದನ್ನು ಅವಲಂಬಿಸಿ.

ಟೋಪೋಲಜಿ ಕೇಬಲ್‌ಗಳು ವಿನ್ಯಾಸಕರ ಯೋಜನೆ ಅಥವಾ ಉನ್ನತ-ಗುಣಮಟ್ಟದ ಕೇಬಲ್ ಫಲಿತಾಂಶಗಳನ್ನು ನೀಡುವ ಉದ್ದೇಶವನ್ನು ಸರಳವಾಗಿ ಅನುಸರಿಸುತ್ತವೆ. ಟೋಪೋಲಜಿ ಯೋಜನೆ, ECO ಯನ್ನು ಎದುರಿಸಿದಾಗ, ಪ್ರತ್ಯೇಕ ಸಂಪರ್ಕಗಳಿಗಿಂತ ಕಾರ್ಯನಿರ್ವಹಿಸಲು ಹೆಚ್ಚು ವೇಗವಾಗಿರುತ್ತದೆ, ಹೀಗಾಗಿ ಟೋಪೋಲಜಿ ಕೇಬಲ್ಲರ್ ECO ಅನ್ನು ಹೆಚ್ಚು ವೇಗವಾಗಿ ಅಳವಡಿಸಿಕೊಳ್ಳಲು ಅನುವು ಮಾಡಿಕೊಡುತ್ತದೆ, ವೇಗವಾಗಿ ಮತ್ತು ನಿಖರವಾದ ಫಲಿತಾಂಶಗಳನ್ನು ನೀಡುತ್ತದೆ.