Allgemeng PCB Basis Designprozess ass wéi follegt:

Virleefeg Virbereedung → PCB Struktur Design → Guidelëscht → Regel Astellung → PCB Layout → Drot → Drotoptimiséierung a Seideschirm → Netzwierk an DRC Schecken a Strukturchecken → Output Liicht Zeechnen → Liicht Zeechnen Bewäertung → PCB Board Produktioun/Proufdaten → PCB Board Fabréck Projet EQ Bestätegung → Patchdateoutput → Projet fäerdeg.

1: Virbereedung

Dëst beinhalt d’Virbereedung vun Paketbibliothéiken a Schematiken. virun PCB Design, we should first prepare the logic package of schematic SCH and the package library of PCB. Package Bibliothéike kënne mat PADS kommen, awer et ass schwéier passend Bibliothéiken am Allgemengen ze fannen. Et ass am beschten Är eege Package Bibliothéiken ze maachen no der Standardgréisst Informatioun vun den ausgewielten Apparater. In principle, the PCB packaging library should be done first, and then the SCH logic packaging should be done. PCB packaging library has high requirements, which directly affects the board installation; SCH logical packaging requirements are relatively loose, as long as the definition of pin attributes and the corresponding relationship with PCB packaging on the line. PS: Notéiert déi verstoppte Pins an der Standardbibliothéik. Dann ass de schemateschen Design, prett fir PCB Design ze maachen.

2. PCB Struktur Design

An dësem Schrëtt, no der Circuit Board Gréisst a mechanescher Positionéierung, gëtt PCB Board Uewerfläch an der PCB Design Ëmfeld gezeechent, a Stecker, Knäpper/Schalteren, Schrauwen Lächer, Assemblée Lächer a sou weider ginn no Positionéierungsfuerderunge gesat. A berécksiichtegt a bestëmmt d’Verdrahtungsgebitt an dat net wiring Beräich (sou wéi vill vum Schraube Lach ronderëm dat net wiring Beräich).

3: Guide Reseau Dësch

Et gëtt empfohlen fir d’Netzdësch fir d’éischt an de Bordframe ze leeden. Import a board enclosure in DXF format or EMN format

4: Rule setting

Raisonnabel Reegele kënnen no dem spezifesche PCB Design gesat ginn. Dës Reegele si PADS Contraint Manager, déi kënne benotzt gi fir d’Linnebreet a sécher Distanz zu all Moment am Designprozess ze beschränken. Net konform Gebidder si markéiert vun DRC Marker wärend SUBSEQUENT DRC Testen.

Déi allgemeng Regel Astellung gëtt virum Layout gesat, well heiansdo e puer Fanout Aarbechte musse wärend dem Layout ofgeschloss ginn, sou datt d’Regele solle gutt virum FANout gesat ginn. Wann den Designprojet méi grouss ass, kann den Design méi effizient ofgeschloss ginn. Notiz: Reegele gi gesat fir e besseren a méi séieren Design, an anere Wierder, fir d’Bequemlechkeet vun Designer. Gemeinsam Astellunge sinn: 1. Standard Linn Breet/Linn Ofstand fir allgemeng Signaler. Wielt a setzt d’Lach. 3. Setzt d’Linnebreet a Faarf vu wichtege Signaler a Stroumversuergung. 4. Board Layer Astellungen.

5: PCB Layout

Braucht besonnesch Opmierksamkeet ze bezuelen, anstatt Komponenten, Komponente solle berécksiichtegt ginn wann déi tatsächlech Gréisst (am Beräich an der Héicht) an der relativer Positioun tëscht de Komponenten ass, fir sécherzestellen datt d’elektresch Eegeschaften an d’Produktioun vun der Installatiounsquellheet vum Circuit Board a machbar sinn Geschlecht zur selwechter Zäit, sollt op der Viraussetzung vum Garantie vum uewe genannte Prinzip sinn ze reflektéieren, passenden Ännerungsapparat, maacht et uerdentlech a schéin, Zum Beispill soll dee selwechten Apparat ordentlech an an déi selwecht Richtung gesat ginn, net “zoufälleg gesträift”. Dëse Schrëtt betrëfft d’Schwieregkeet vun der Boardintegralfigur an den nächste Kabeldiplom, wëlle grouss Ustrengung ausginn fir dat ze berécksiichtegen. Beim Layout, kënne virleefeg Drot fir d’éischt op net ganz affirmativ Plaz maachen, genuch Iwwerleeung.

6: Drot

Wiring ass dee wichtegste Prozess am PCB Design. Dëst wäert d’Performance vum PCB Board direkt beaflossen. Am Prozess vum PCB Design huet d’Verdrahtung allgemeng sou dräi Divisiounsniveauen: déi éischt ass d’Verdeelung, déi déi elementarst Ufuerderung vum PCB Design ass. Wann d’Linn net Stoff ass, kritt iwwerall eng fliegend Linn, et wäert en onqualifizéierten Board sinn, kann soen datt et keen Entrée gëtt.

Déi zweet ass d’Zefriddenheet vun der elektrescher Leeschtung. Dëst ass de Standard fir ze moossen ob e gedréckte Circuit Board qualifizéiert ass. Dëst ass no der Verdeelung, passt wiring virsiichteg un, sou datt et déi bescht elektresch Leeschtung kann erreechen. Da gëtt et Ästhetik. Wann Äre Kabelduch ugeschloss war, hutt och net d’Plaz dat wat dat elektrescht Apparat Leeschtung beaflosst, awer kuckt desultorily laanscht, füügt faarweg, hell faarweg bäi, dat berechent wéi Är elektresch Apparat Leeschtung gutt ass, ëmmer nach Dreck an aneren Aen. Dëst bréngt grouss Onbequemlechkeet fir Testen an Ënnerhalt. Kabelen solle propper an eenheetlech sinn, net kräizeg ouni Reegelen. All dëst sollt am Kontext erreecht ginn fir elektresch Leeschtung ze garantéieren an aner individuell Ufuerderunge gerecht ze ginn, soss ass et d’Essenz opzeginn.

D’Verdrahtung gëtt haaptsächlech no de folgende Prinzipien duerchgefouert: (1) Am Allgemengen soll d’Stroumleitung an de Buedemdrot als éischt kabelt ginn fir d’elektresch Leeschtung vum Circuit Board ze garantéieren. Am Ëmfang vun de Bedéngungen erlaben, sou wäit wéi méiglech d’Breet vun der Energieversuergung, Buedemdrot ze verbreeden, dee beschte Buedemdrot ass méi breet wéi d’Muechtlinn, hir Relatioun ass: Gronddraht> Stroumleitung> Signallinn, normalerweis Signallinnebreet ass: 0.2 ~ 0.3 mm (ongeféier 8-12mil), déi schmuelst Breet bis zu 0.05 ~ 0.07 mm (2-3mil), d’Netzkabel ass allgemeng 1.2 ~ 2.5mm (50-100mil). De PCB vun engem digitale Circuit kann als Circuit mat breede Buedemleitunge benotzt ginn, dat heescht e Buedemnetz (analog Circuit Buedem kann net op dës Manéier benotzt ginn). (2) in advance to the more strict requirements of the line (such as high frequency line) wiring, input and output side line should avoid adjacent parallel, so as not to produce reflection interference. Wann néideg, sollt Buedemdrot derbäigesat ginn fir ze isoléieren, an d’Verdrahtung vun zwou ugrenzende Schichten soll senkrecht matenee sinn, wat einfach parasitär Kupplung parallel ze produzéieren ass. (3) the oscillator shell is grounded, and the clock line should be as short as possible, and it can’t be everywhere. Ënnert dem Auer Oszillatiounskrees soll de spezielle Héichgeschwindeg Logik Circuit d’Gebitt vum Buedem erhéijen, a soll net op aner Signallinnen goen, sou datt d’Ëmgéigend elektrescht Feld op Null tendéiert;

(4) Benotzt 45 ° futtis Linn Drot sou wäit wéi méiglech, net 90 ° gebrach Linn, fir d’Stralung vum Héichfrequenz Signal ze reduzéieren; (5) All Signallinn sollt keng Loop bilden, wann et net ze vermeiden ass, soll d’Loop sou kleng wéi méiglech sinn; Signallinn duerch d’Lach sollt sou wéineg wéi méiglech sinn; (6) D’Schlëssellinn sollt sou kuerz an déck wéi méiglech sinn, a Schutzgrond soll op béide Säiten derbäigesat ginn. (7) wann Dir sensibel Signaler a Kaméidi Feld Signaler iwwer flaach Kabele weiderginn, ass et noutwendeg de Wee vun “Grondlinn – Signal – Grondlinn” ze benotzen. (8) Testpunkte solle reservéiert gi fir Schlësselsignaler fir d’Produktioun an den Ënnerhaltstest ze erliichteren. (9) Nodeems d’schematesch Drot fäerdeg ass, solle d’Verdeelung optimiséiert ginn; Zur selwechter Zäit, nom virleefegen Netzwierkprüfung an DRC Kontroll ass richteg, gëtt de Buedemdrot an der Regioun gefëllt ouni Drot, an e grousst Gebitt vu Kupferschicht gëtt als Buedemdrot benotzt, an déi onbenotzt Plazen si mam Buedem verbonne wéi Buedemdrot um gedréckte Bord. Oder maacht et Multi-Layer Board, Energieversuergung, Grondlinn besetzt all eng Schicht.

(1) Linn Allgemeng ass d’Signallinnebreet 0.3mm (12mil), an d’Muechtlinnebreet ass 0.77mm (30mil) oder 1.27mm (50mil); D’Distanz tëscht Drot an Drot an tëscht Drot a Pad soll méi grouss sinn wéi oder gläich wéi 0.33mm (13mil). An der praktescher Uwendung sollt et ugesi ginn d’Distanz ze erhéijen wann d’Konditiounen et erlaben; Wann d’Kabeldensitéit héich ass, ass et ubruecht (awer net recommandéiert) zwee Kabelen tëscht IC Pins ze benotzen. D’Breet vun de Kabelen ass 0.254mm (10mil), an d’Distanz tëscht de Kabelen ass net manner wéi 0.254mm (10mil). Ënnert speziellen Ëmstänn, wann de Pin vum Apparat dicht ass an d’Breet schmuel ass, kann d’Linnebreet an d’Linneafstand adequat reduzéiert ginn. (2) PAD (PAD) PAD (PAD) an Iwwergangslach (VIA) d’Basisfuerderunge sinn: den Duerchmiesser vun der Scheif wéi den Duerchmiesser vum Lach ass méi grouss wéi 0.6 mm; Zum Beispill, universell Pin -Typ Widderstänn, Kondensatoren an integréiert Circuiten, mat Disk/Lachgréisst 1.6mm /0.8mm (63mil/32mil), Socket, Pin an Diode 1N4007, mat 1.8mm/1.0mm (71mil/39mil). An der praktescher Uwendung sollt et no der Gréisst vun den aktuellen Komponenten bestëmmt ginn. Wann d’Konditioune verfügbar sinn, kann d’Gréisst vum Pad adequat erhéicht ginn. D’Installatiounsöffnung vun de Komponenten, déi um PCB entworf sinn, solle ongeféier 0.2 ~ 0.4mm (8-16mil) méi grouss sinn wéi déi tatsächlech Gréisst vun de Pins vun de Komponenten. (3) D’Perforatioun (VIA) ass allgemeng 1.27mm/0.7mm (50mil/28mil); Wann d’Verdrahtungsdicht héich ass, kann d’Lachgréisst adequat reduzéiert ginn, awer net ze kleng, kann 1.0mm/0.6mm (40mil/24mil) berücksichtegen. PAD a VIA: ≥ 0.3mm (12mil) PAD a PAD: ≥ 0.3mm (12mil) PAD a TRACK: ≥ 0.3mm (12mil) TRACK a TRACK: ≥ 0.3mm (12mil) ≥ 0.3mm (12mil) PAD a VIA: ≥ 0.254mm (10mil) PAD an TRACK: ≥ 0.254mm (10mil) PAD a TRACK: ≥ 0.254mm (10mil) TRACK a TRACK: ≥ 0.254mm (10mil)

7: Drotoptimiséierung an Écran Dréckerei

“Et gëtt kee Bescht, nëmmen Besser”! Egal wéi vill Effort Dir an den Design gesat hutt, wann Dir fäerdeg sidd, kuckt et nach eng Kéier, an Dir fillt Iech ëmmer datt Dir vill ännere kënnt. Eng allgemeng Design Daumereegel ass datt optimal Drot duebel sou laang dauert wéi déi initial Kabelen. Nodeems Dir Iech gefillt hutt datt näischt geännert muss ginn, kënnt Dir Kupfer leeën. Kupfer leeën allgemeng Buedemdrot leeën (oppassen op d’Trennung vum analoge an digitale Buedem), Multilayer Board kann och d’Kraaft musse leeën. Fir Écran Dréckerei, solle mir oppassen datt se net vum Apparat blockéiert ginn oder vum Lach a Pad ewechgeholl ginn. Zur selwechter Zäit, Design fir d’Komponent Uewerfläch ze stellen, de Buedem vum Wuert sollt Spigelveraarbechtung sinn, sou datt den Niveau net duerchernee geet.

8: Netzwierk, DRC a Strukturinspektioun

Virum helle Molerei ass et allgemeng noutwendeg ze kontrolléieren. All Firma huet seng eege Checklëscht, inklusiv Ufuerderunge vum Prinzip, Design, Produktioun an aner Links. Déi folgend ass eng Aféierung an déi zwee Haaptinspektiounsfunktiounen, déi vun der Software geliwwert ginn. DRC Schecken:

9: Output Liichtmolerei

Virun der Ausgab vu Liichtmolerei, gitt sécher datt d’Fener déi lescht Versioun ass déi fäerdeg war an den Designfuerderunge entsprécht. D’Ausgabdatei vu Liichtmolerei gëtt fir d’Produktioun vu Board an der Plackefabréck benotzt, d’Produktioun vu Stolnetz an der Stolnetfabréck, an d’Produktiounsprozessdatei an der Schweißfabréck.

The output files are as follows (take the four-layer board as an example) : 1). Wiring layer: refers to the conventional signal layer, mainly wiring. Si ginn L1, L2, L3, AN L4 genannt, wou L d’Schicht vun der Drotschicht duerstellt.

2). Écran Dréckerei Schicht: bezitt sech op d’Schicht am Designdokument dat Informatioun fir d’Veraarbechtung vum Écran Dréckerei bitt. Normalerweis gëtt et Top Écran Dréckerei an ënnen Écran Dréckerei wann et Apparater oder Marken op der Uewen an der ënneschter Schicht sinn. Benennung: déi iewescht Schicht heescht SILK_TOP; Den ënnerierdeschen Numm ass SILK_BOTTOM.